將CFET用於1nm及以下節點製程

作者 : Naoto Horiguchi、Julien Ryckaert,imec

互補式場效電晶體(CFET)在4T軌道單元設計中優於叉型片電晶體(forksheet transistor),使其成為1nm以下邏輯技術節點的極具吸引力的元件架構。

互補式場效電晶體(CFET)在4T軌道單元設計中優於叉型片電晶體(forksheet transistor),使其成為1nm以下邏輯技術節點的極具吸引力的元件架構。

imec在VLSI 2021上介紹的叉型片元件架構,將奈米片電晶體系列擴展到1nm甚至1nm以下的邏輯節點。在叉型片元件中,由於減小了n型和p型電晶體之間的間距,因此可以使有效通道寬度大於傳統閘極全環(GAA)奈米片元件。這將有利於改善電晶體的驅動電流(或直流性能)。此外,更小的n-p間距可以進一步降低標準單元高度,逐步將標準單元推向4T軌道高度設計,從而使得4條單元內部金屬線都能適配標準單元高度。

但是對於4T單元設計和窄至16nm的金屬間距來說,即使叉型片變得很窄也難以提供所需的性能。這也正是互補式FET或CFET可以發揮作用的地方。本文作者之一的Julien Ryckaert表示:「在CFET架構中,nMOS和pMOS元件相互堆疊。堆疊從單元高度角度看消除了n-p間距,進一步實現了有效通道寬度的最大化,進而使驅動電流最大化。還可以借助由此產生的面積增益將軌道高度推至4T及以下。」

 

圖1:從FinFET到奈米片,再到叉型片,最後到CFET。

 

兩種不同的實現方案:單片式和順序

目前業界正在探索兩種可能的整合方案,以實現具有挑戰性的nMOS-pMOS垂直堆疊:即單片式(monolithic)和順序式(sequential)。

單片式CFET流程從底部通道的磊晶生長(epitaxial growth)開始,然後是中間犧牲層的沉積,然後是頂部通道的磊晶生長。本文另一位作者Naoto Horiguchi認為:「雖然這似乎是建構CFET最直接的方法,但處理流程相當複雜。例如,這種堆疊方法會導致垂直結構的縱橫比非常高,從而為鰭(fin)、閘極、間隔物和源極/汲極觸點的後續圖案處理帶來嚴峻挑戰。」

或者,可以使用由若干區塊組成的順序式製造流程來製造CFET。首先,對底層元件進行處理直到觸點。接下來,使用晶片到晶片鍵合技術,透過晶片轉移在該層的頂部創建覆蓋半導體層。然後,整合頂層元件,並連接頂部和底部閘極。Ryckaert指出:「從整合的角度來看,這種流程比整體流程更簡單,因為底層和頂層元件都可以以傳統的『二維』方式單獨處理。此外,它為n型和p型元件提供了整合不同通道材料的獨特可能性。」

這兩個流程各有自己的優缺點。透過開發模組和整合步驟、量化PPAC (功率、性能、面積、成本)成本效益、簡化每個製程流程的複雜性,imec做出了很大的貢獻。

PPAC基準測試:最佳化的順序式CFET是單片式的有效替代方案

之前,本文作者對4T標準單元設計中的單片式CFET與順序式CFET作出了PPAC評估。

Ryckaert指出,從這個基準來看,與導致有效電容上升的順序流程相比,使用單片式製程流程製造的CFET消耗的面積更少,性能也更高。然而,透過以下三項最佳化,可以將順序式CFET的軌跡(trajectory)與單片式CFET的相提並論。這三項最佳化為:

1.自對準的閘極合併(圖2中的v2);

2.省略閘極帽(圖2中的v3);

3.使用混合定向技術,簡稱HOT。

 

圖2:奈米片、叉型片和CFET (單片式和順序式)的閘極橫截面示意圖。基本順序型CFET (=v1)比單片型CFET更寬更高。透過最佳化流程(包括自對準閘極合併(v2)和無閘極帽(v3)),順序式CFET在面積消耗方面接近單片式CFET。

 

HOT允許獨立的最佳化頂部和底部元件的晶體取向和應變工程,不會增加製程流程成本。例如在n-on-p配置中,可以在頂部使用具有<100>取向的矽晶圓,從而為頂部nMOS元件提供最高的電子遷移率。而底部的pMOS空穴遷移率則受益於<110>的矽晶圓取向。「雖然單片式CFET仍然是首選,但順序式製程流程的獨特之處在於它可以利用晶圓取向方面的這種差異。基準測試說明,透過這些最佳化,對於未來的4T軌跡設計,順序CFET流程可以成為更複雜的單片CFET的有效替代方案,」Ryckaert表示。

模組和整合步驟的逐步改進

近年來,imec陸續發佈了改進單片式和順序式CFET的模組與整合步驟方面所取得的進展,例如其展示透過最佳化關鍵模組步驟實現的單片整合CFET架構。

同時,imec也提出順序式CFET的逐步改進成果。雖然底層和頂層元件可以用傳統的「二維」式分開處理,但晶圓轉移帶來了特定的挑戰。例如,為了避免對底層元件產生任何負面影響,對兩層間轉移和頂層元件處理都有熱預算限制(大約500℃或以下)。這屬於頂層元件的閘極堆疊可靠性問題,通常需要900℃等級的熱處理。稍早,imec展示了保持良好閘極堆疊可靠性的新方法,其中包括對pMOS頂部元件進行低溫氫等離子體處理。此外,imec還發表透過開發無空隙薄鍵合氧化物製程在介電晶片鍵合步驟中的進展。

智慧切割層轉移:順序式CFET的關鍵建構區塊

在A.Vandooren等人發表的2022 VLSI論文中,imec評估了三種不同的層轉移過程。本文研究了各種製程選項對頂部(絕緣體上完全耗盡型矽(FD-SOI))和底部(塊體FinFET)元件性能的影響。

 

圖3:無固化或低溫固化的Soitec低溫Smart Cut層轉移流程示意圖。

 

Horiguchi認為:「從成本的角度來看,特別有前景的是Soitec的低溫智慧切割(Smart Cut)流程,它使用工程散裝施體晶圓(donor wafer)實現低溫下的薄層分割。這種方法的美妙之處在於它允許重複使用施體晶圓,因而使其成為一種極具成本效益的解決方案。其他兩種方法都依賴利用研磨和矽回蝕去除基板,不允許重複使用施體晶圓。」

透過進一步最佳化,在使用低溫Smart Cut進行概念驗證層轉移後處理的頂部元件,可以從劣化的電氣性能中恢復。Horiguchi表示:「由於低溫固化未經最佳化,這些元件的電子遷移率較低。Soitec進一步完善了其解決方案,並顯示可以透過最佳化低溫固化步驟來恢復遷移率損失,從而提高矽通道的晶體品質。鑒於這種方法的成本效益,採用新開發製程條件的Smart Cut是在順序式CFET製程流程中執行層轉移的有效選擇。它提供了一個通用流程,支援CFET之外的3D順序堆疊應用,例如邏輯記憶體或邏輯上邏輯元件的3D順序整合。」

 

圖4:低溫Smart Cut層轉移方案中,最佳化和參考(概念驗證)製程對比時的電子有效場遷移率與反轉電荷的關係。

 

圖4中跡線B(紫色)具有更好的遷移性,因為它採用了額外的低溫固化步驟。

元件測試結果顯示了頂部和底部元件之間良好的電氣互連性,這透過功能逆變器鏈得到驗證。此外,利用整合氫等離子體處理步驟,頂層pMOS元件的閘堆疊可靠性得以保持。

 

圖5:3D順序堆疊元件的TEM橫截面。

 

「需要強調的是,這種架構還不是真正的CFET最終實現,」Horiguchi補充,「例如,在設想的順序CFET架構中,底部元件的金屬互連層(M1B)是不存在的。測試工具主要用於演示作為順序式CFET和其他3D順序式堆疊實現的關鍵模組的層轉移改進。未來,imec將繼續努力最佳化整合步驟,完成真正順序式CFET的最終實現。」

(參考原文:Integrating CFET into the logic technology roadmap beyond 1 nm,by Naoto Horiguchi、Julien Ryckaert)

本文同步刊登於《電子工程專輯》雜誌2022年11月號

 

 

 

 

 

 

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