接棒「後摩爾時代」 Chiplet為產業鏈帶來利多

作者 : 張河勳,EE Times China

Chiplet在越先進的製程下(如5nm)越具有顯著的優勢,因為在800mm2面積的單晶片系統中,矽片缺陷導致的額外成本佔總製造成本的50%以上…

在2022年超夯的Chiplet,燒到2023年初,一直熱度不減,不到半月時間,關於Chiplet的資訊是接連不斷。 1月11日,中國達摩院發佈了2023十大科技趨勢,其中Chiplet模組化設計封裝上榜。在Chaplet產品化落地上,國際巨頭AMD、英特爾(Intel)先後發佈採用Chiplet技術的產品,中國長電科技則實現4nm節點多晶片系統整合封裝產品出貨。 當前,晶片製造製程持續微縮的同時,封裝技術發展日新月異。其中,Chiplet已經成為緩解摩爾定律的重要技術途徑之一。Chiplet創新了晶片封裝理念,正對晶片的設計、製造、封裝、測試整個流程,產生一個革命性的變化,也將讓產業鏈全面受益。 從2010年開始,手機處理器、射頻晶片、CPU/GPU、車用晶片等應用場景對晶片提出了更多的低功耗、高性能、小型化和多功能化等需求,也推升了晶片封裝複雜度,使得先進封裝發展倍加被重視。與此同時,隨著摩爾定律逼近物理極限,依賴元件特徵尺寸縮微來獲得成本、功耗和性能方面的提升越來越難。目前,摩爾定律繼續推進所帶來的經濟效益正在銳減。隨著製程的推進,單位數量的電晶體成本的下降幅度在急劇降低。從16nm到10nm,每10億顆電晶體的成本降低了23.5%,而從5nm到3nm成本僅下降了4%。     由於摩爾定律的經濟效益降低,不能再只依賴製程和架構等少數幾個方向去實現性能和複雜度的指數型提升。業界將注意力從單純的依靠製程的提升來推動單個矽片上單位面積的電晶體數量提升,轉變到通過成本相對可控的複雜的系統級晶片設計來提升整體的性能和功能。其中,從設計和封裝維度,先進封裝和Chiplet備受重視,以實現相對較低成本得到更多的電晶體密度和性能。 實際上,Chiplet是一種新的設計理念:矽片等級的IP重複使用。設計一個SoC晶片,傳統方法是從不同的IP供應商購買一些IP,軟核、固核(Firm IP Core)或硬核,結合自研的模組,整合為一個SoC,然後在某個晶片製程節點上完成晶片設計和生產的完整流程。不過,自有了Chiplet概念以後,對於某些IP,就不需要自己做設計和生產了,而只需要買別人實現好的矽片,然後在一個封裝裡整合。 目前Chiplet聚焦於高效能運算晶片,可以顯著提升運算力和能效,是持續提高整合度和晶片運算力的重要途徑。華為於2019年推出基於Chiplet技術的7nm鯤鵬920處理器;AMD 在2021年6月發佈了基於台積電(TSMC) 3D Chiplet封裝技術的第三代伺服器處理晶片,後於2022年3月推出了Milan-X CPU;英特爾的Intel Stratix 10 GX 10M FPGA 也是採用了Chiplet技術。 在技術標準上,2022年3月,AMD、Arm、英特爾、台積電等廠商,以及Google Cloud、Meta、微軟等十餘家科技產業巨頭組建了UCIe產業聯盟,旨在推廣UCIe技術標準,構建完善生態,使之成為Chiplet未來片上互聯標準。2022年8月,新增阿里巴巴、Nvidia兩家成員。2022年12月,中國也發佈了首個原生Chiplet技術標準《小晶片介面匯流排技術要求》,以推動產業的規範化、標準化發展。 Chiplet對先進封裝要求更高 在晶片小型化的設計過程中,需要添加更多I/O來與其他晶片介面,裸晶尺寸有必要保持較大且留有空白空間,導致部分晶片無法拆分,晶片尺寸小型化的上限被pad (矽片的管腳)限制。並且,單矽片上的佈線密度和訊號傳輸品質遠高於Chiplet之間,要實現Chiplet的訊號傳輸,就要求發展出高密度、大頻寬佈線的「先進封裝技術」。 目前封裝技術主要由台積電、三星、Intel等公司主導,主要是2.5D和3D封裝。2.5D封裝技術已非常成熟,廣泛應用於FPGA、CPU、GPU等晶片,其也成為了Chipet架構產品主要的封裝解決方案。3D封裝能夠幫助實現3D IC,即晶粒間的堆疊和高密度互連,可以提供更為靈活的設計選擇。但3D封裝的技術難度更高,目前主要有英特爾和台積電掌握3D封裝技術並商用。 在此,重點提一下3D封裝。目前,雲端運算、大資料分析、人工智慧、自動駕駛等領域,對運算力晶片的效能要求越來越高,而運算力晶片的高負載,促使台積電等晶片製造商採用更全面的方法在系統級別進行最佳化。可以說,3D晶片堆疊及先進封裝技術為晶片與系統等級創新開啟了一個新時代。 目前,台積電在2.5D和3D先進封裝技術方面,已經佈局了超過10年,同時已將2.5D和3D先進封裝相關技術整合為「3DFabric」平台,可讓客戶們自由選配,前段技術包含3D的整合晶片系統(SoIC InFO-3D),後段組裝測試相關技術包含2D/2.5D的整合型扇出(InFO),以及2.5D的CoWoS系列家族。     整體來說,具有前段製程的代工廠或IDM企業在先進封裝技術研發與產業化方面具有技術、人才和資源優勢,利用前段技術的封裝技術逐漸顯現。由於看好Chiplet的發展趨勢,全球晶圓製造商已加碼2.5D/3D封裝,主導先進封裝的資本開支。台積電、英特爾和三星已成為先進封裝技術的主要創新者。 其中,台積電擴大SoIC系統中的SoW和InFO變體,以及CoWoS先進產能。英特爾對各種先進封裝產品組合(如Foveros、EMIB和Co-EMIB)的投資是實施公司新領導層所公佈的IDM2.0戰略的關鍵。此外,三星也在積極投資先進的封裝技術,以滿足HPC應用在異質晶片整合的快速發展。日月光憑藉在FoCoS先進封裝技術的佈局,是目前在封測代工廠中唯一擁有超高密度扇出解決方案的供應商。 據Yole預計,先進封裝市場將以8%的複合年成長率成長,從2020年的約300億美元到2028年達到550億美元。到2030年,先進封裝技術將佔據半導體封裝市場60%以上的比重。 Chiplet技術利好中國產業鏈 從先進封裝競爭格局來看,目前全球僅有台積電、英特爾和三星能提供完整的先進封裝平台,中國晶圓廠仍站在起跑線外。在國際主流晶圓廠入局先進封裝後,封裝技術差距也有被進一步拉大的趨勢。因此,中國晶圓廠在追趕先進製程的同時,必須加快先進封裝技術的佈局。 從先進封裝現有發展經驗來看,晶圓廠由於擁有更多的晶圓製造經驗及高製程的設備,在先進封裝領域具備技術和資本優勢。但受到美國科技封鎖的影響,中國晶圓廠發展先進封裝可能會受到限制,因為所需材料和設備同樣存在被禁購的可能。 以晶圓堆疊的關鍵製程TSV技術為例,該製作流程會涉及到深刻蝕、PVD、CVD、銅填充、微凸點及RDL電鍍、清洗、減薄、鍵合等設備。其中,通孔製作、絕緣層/阻擋層/種子層的沉積、銅填充、晶圓減薄、晶圓鍵合等工序涉及的設備最為關鍵,在某種程度上直接決定了TSV的性能指標。 同時,減薄和鍵合製程對檢測和量測的需求增多。晶圓的厚度和厚度均勻度、TSV通孔的孔徑、深度和形貌特徵需要測量。對於鍵合,無論是晶片至晶圓、還是晶圓之間,在精準的對位的同時,還需要監控表面粗糙程度、表面潔淨度和平坦度。 在此背景下,拓荊科技、華海清科、北方華創、中微公司等晶圓製造設備供應商,精測電子、長川科技、華峰測控等中國檢測和量測設備供應商,將受益於Chiplet理念帶來的先進封裝技術發展機遇。 同時,中國一些封測廠商將承接本土先進封裝業務。其中,大港股份聚焦晶圓級晶片封裝的TSV、微凸塊和RDL等環節,覆蓋錫凸塊、銅凸塊、垂直通孔技術、倒裝焊等技術。通富微電可提供多樣化Chiplet封裝解決方案,並且已為AMD大規模量產Chiplet產品,其中包括GPU。長電科技全面覆蓋高中低封裝技術,以先進封裝為主,包括 FC、eWLB、TSV、SiP、PiP、PoP、Fan out、Bumping等。盛合晶微擁有先進節點中段Bumping加工生產線,提供晶圓級測試和封裝服務。發展先進的3DIC加工技術和整合方案。 目前,Chiplet發展涉及整個半導體產業鏈,將影響到從 EDA廠商、晶圓製造和封裝公司、晶粒IP供應商、Chiplet產品及系統設計公司到Fabless設計廠商的產業鏈各個環節的參與者。 在晶片設計端,基於IP複用的模式,設計能力較強的IP供應商有潛力演變為Chiplet供應商,這就要求IP供應商具備高端晶片的設計能力,以及多品類的IP佈局及平台化運作。其中,芯原股份作為中國大陸第一、全球第七的半導體IP供應商,在各類處理器IP上有著深度佈局。 在EDA軟體端,由於Chiplet有更多異質晶片和各類匯流排的加入,整個過程會變得更加複雜,對EDA工具也提出了新要求。同時,Chiplet對製程沒有太高要求,且全球標準未確定。中國EDA企業需要提升基礎能力,應對堆疊設計帶來的諸多挑戰,比如對熱應力、佈線、散熱、電池干擾等的精確模擬。 總結 Chiplet具有高整合度、高設計彈性、高良率等特性,且Chiplet在越先進的製程下(如5nm)越具有顯著的優勢。因為在800mm2面積的單片系統中,矽片缺陷導致的額外成本佔總製造成本的50%以上。對於成熟製程(14nm),儘管產量的提高也節省了高達35%的成本,但由於D2D介面和封裝的高成本(MCM:>25%,2.5D:>50%),多晶片的成本優勢減弱。因此,具備先進晶片製程的晶圓廠商在Chiplet技術上更具研發與應用優勢。     備註:本文參考中航證券研究報告 本文原刊登於EE Times China網站    

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