以Nvidia CEO黃仁勳為代表的fabless公司及其他半導體業界領袖認為，摩爾定律已經走到了盡頭；而以英特爾(Intel) CEO Patrick  Gelsinger和台積電(TSMC)高階主管為代表的晶圓製造業領袖則認為，摩爾定律不但沒有死、沒有放緩，甚至在接下來的10~20年還會以更快的速度驅動晶片性能的提升及半導體產業的成長。到底誰對誰錯？ 半導體業界專家總結出摩爾定律發展的三個階段，分別是： ．第一階段(1965~2005年)：Dennard Scaling規律主導電晶體尺寸的縮小，單位面積的電晶體數量大約每隔兩年翻倍，相應地晶片性能也翻倍； ．第二階段(2005~2020年)：通過擴展核心數量來提升晶片性能和尺寸，直到裸片尺寸達到現實上限； ．第三階段(2020~？)：透過新的半導體材料、Chiplet架構和先進封裝(2.5D/3D)等技術在水準和垂直方向同時擴展，以延續甚至超越摩爾定律的發展速度。 Gelsinger甚至預測，到2030年晶片容納的電晶體數量將達到1兆個。要實現這樣的容量和性能，業界都將希望寄託在Chiplet和先進封裝上。 Chiplet積木 半導體產業鏈的各個環節，從EDA和IP供應商、IC設計公司、晶圓製造和封裝廠商，再到大學和研究機構，都在為延續摩爾定律而尋求新的突破。最近兩年似乎出現了一個「救星」，就是像樂高積木一樣的Chiplet。 基於Chiplet架構，晶片設計師可將不同功能和製程節點的晶片透過2D或2.5D/3D的封裝方式，異質整合在一起。此外，Chiplet架構還可以將數位、類比或高頻製程的不同裸片整合到一起，甚至在設計中加入高度密集的3D記憶體陣列，比如高頻寬記憶體(HBM)。這樣，IC設計公司就可以將來自不同IP供應商的Chiplet像搭建LEGO積木一樣，拼裝出不同的晶片產品，從而以較低的成本開發出更強大的晶片。 Chiplet架構和理念對IP開發商也很有吸引力，因為他們可以根據自己的專長開發具有特定功能的標準化Chiplet，就像現在的IP一樣授權給多家IC設計公司，從而最大化其專利技術的價值。據Omdia預計，Chiplet市場規模今年將達到40億美元，而到2030年有可能增至1,000億美元。     問題是，這些Chiplet之間及其他類型的裸片之間如何實現高速資料傳輸？如果沒有業界統一的通用互連標準，Chiplet積木只是夢想罷了。 一團亂麻 高速資料傳輸一般採用串列資料連結協議，比如PCIe、Gen-Z、Omni-Path和NVLink等。然而，由於串列/解串列過程和資料負載傳輸的開銷，串列鏈路在同樣頻寬下比平行匯流排的延遲和功耗大。平行資料匯流排一般速度較低，比較適合晶片-晶片之間的互連，但需要較多的I/O數。要解決Chiplet互連問題，新的互連標準需要吸取串列和平行協議的優勢，借助先進封裝技術(如interposer、embedded bridges和wafer-level fanout等)似乎可以實現這個目標。 很多來自半導體、電腦和雲計算領域的企業及組織機構都在開發Chiplet互連標準，一些現有互連標準比較如下。     其中開放運算計畫(OCP)發起的Bunch of Wires (BoW)和Intel提出的通用Chiplet互連(UCIe)標準尤其值得關注，已經吸引很多高科技領域的領導企業積極參與和投入。本文以下主要介紹這兩種互連標準，也可以見證Chiplet互連從一團亂麻到走向統一的過程。 BoW是一種適合Chiplet和晶片級封裝(CSP)互連的簡單物理介面架構，起初是針對資料中心運算、通訊和網路需求的短距離互連解決方案，後來被OCP下屬的開放域特定架構(ODSA)工作組採納為用於連接同一封裝內近距離裸片互連的介面協議。跟伺服器板卡之間的互連不同，晶片封裝內多個裸片的互連環境相對穩定，因為距離短，訊號衰減小，因此互連設計可以比較簡單。其實，BoW介面設計的初衷就是要實現低實施成本、相容不同IC製程節點，並可靈活支援各種封裝技術凸凹間距，從而滿足複雜晶片的低功耗、低延遲和高輸送量要求。 據OCP/ODSA介紹，BoW應用於Chiplet互連時具有如下優勢： ．比現有平行標準更高的資料速率； ．適用傳統的低成本壓層基板封裝及更高密度的矽interposer封裝； ．比採用傳統的SerDes鏈路設計更容易實現(較低的資料傳輸率可以使用單端訊號及更密集的線束)； ．相容混合凸凹間距的封裝情況。 2018年，OCP與JEDEC聯合起草了CDXML (Chip Data Exchange Markup Language)規範，定義了Chiplet互連的電氣、機械和散熱標準。這一針對2.5D或3D堆疊Chiplet設計的規範語言採用XML格式，並借鑒了多個現有JEDEC標準，包括JEP181散熱標準和JEP30-P101電氣/機械和I/O標準，以及IEEE 1687測試和IEEE 2416電源模型標準。 UCIe成Chiplet統一標準 在眾多Chiplet互連標準中，由Intel提出的UCIe標準在很短時間內就引起了業界廣泛關注，目前來看最有希望成為業界統一的互連標準。UCIe是唯一具有完整裸片間介面堆疊的標準，其他標準都沒有為協議堆疊提供完整裸片間介面的全面規範，大多僅關注在特定層。此外，UCIe不但支援有機基板或層壓板等傳統封裝，也可以支援2.5D和橋接等先進封裝，如矽基板、矽橋或再分配層(RDL)扇出等形式，預計未來還會支援3D封裝。 UCIe協議堆疊本身有三層： ．最上端的協議層透過基於流量控制單元(FLIT)的協議實現，確保最大效率和最低延遲，並支援多個主流協議，包括PCIe、Compute Express Link (CXL)，以及使用者定義的流協議； ．中間的die-to-die (D2D)適配層用於對協議進行仲裁與協商，以及透過裸片間適配器進行連接管理。基於循環冗餘校驗(CRC)和重試機制，該層還包括可選的錯誤糾正功能； ．最下面的實體層(PHY)規定了與封裝介質的電氣介面，是電氣/類比前端(AFE)、發射器/接收器以及邊帶(Sideband)通道在兩個裸片之間進行參數交換與協商的層級。邏輯PHY可實現連接初始化、訓練和校準演算法，以及測試和修復功能。  

UCIe協議堆疊示意圖。

  UCIe協議具有以下優點： ．UCIe的Sideband、DDR、Forward Clock設計使UCIe單個應用場景下的模組設計複雜度相對更低，模組驗證也更加容易； ．UCIe傳輸延遲和功耗更低、速率更高、BER更低，在功耗和性能的平衡方面做得比其他協議好； ．由於和PCIe/CXL的無縫對接，可以利用PCIe現有的強大生態，輕鬆地將板級互連擴展到封裝內部； ．UCIe不但支援PCIe向CXL的擴展，還支持用戶自訂的Raw mode，一個D2D Adaptor可持架接多個協議堆疊。 目前已經有不少廠商加入UCIe聯盟，包括阿里雲、日月光、長電、華為、芯原、燦芯、芯耀輝、超摩科技、合見工軟、芯和半導體、長鑫、牛芯、芯雲淩、芯來科技和奎芯等。 此外，由中國電腦互連技術聯盟(CCITA)發起的Chiplet標準《小晶片介面匯流排技術要求》在中科院計算所、工信部電子四院和中國多個晶片廠商合作推動下，也已經發佈。     此標準列出了平行匯流排等三種介面，提出了多種速率要求，總連接頻寬可以達到1.6Tbps，以靈活應對不同的應用場景，以及不同能力的技術供應商。透過對鏈路層、適配層、實體層的詳細定義，實現在Chiplet之間的互連互通，並兼顧了PCIe等現有協議的支援，列出了對封裝方式的要求。Chiplet設計不但可以使用國際先進封裝方式，也可以充分利用中國線有通用封裝技術。 Chiplet造就一波IP新銳 無論IC設計公司、EDA和供應商、晶圓製造和封裝測試廠商，紛紛擁抱Chiplet，原來採用BoW或其他互連協議的設計也開始轉向UCIe。以EDA/IP供應商為例，EDA巨頭都在積極與TSMC等晶圓代工廠商和封裝廠商合作開展Chiplet相關技術開發；Synopsys和Cadence等介面IP供應商也都將Chiplet作為實現業務快速成長的契機。 Chiplet作為一種新型IP形式，必將推動一波新的IP開發熱潮，造就一批IP新銳公司，其中有三家IP公司值得關注。 Eliyan 這家由BoW架構發明人Ramin Farjadrad聯合創辦的Chiplet互連技術公司最近獲得由Intel和美光(Micron)領頭的4,000萬美元投資，其Nulink互連架構和技術不但為OCP貢獻了BoW標準協議，而且對Intel發起的UCIe標準也有不小的影響。 NuLink PHY技術可以為D2D互連在各種封裝基板上提供功耗、性能和成本的最佳方案，因為這種PHY介面可以讓不同的裸片直接在有機基板上實現高速互連，而不必採用CoWoS、EMIB或矽interposer等昂貴的先進封裝方式。基於NuLink架構的介面已經在14nm製程節點上實現，其性能和商業化已經得到驗證；基於5nm製程的新版本預計將於今年第二季度流片，在標準的有機基板封裝上可以實現最低2,000Gbps/mm的邊緣頻寬性能。     此外，該公司正在開發的另一種技術——NuGear，專門針對2.5D/3D封裝，可以讓Chiplet與不同製程的裸片(如DRAM和SoI等)實現混搭。 Alphawave 這家在倫敦證交所上市的IP公司嚴格意義上已經不算新創公司，但其專注於資料中心市場的技術和商業策略更像是一家新創公司，去年收購SiFive的客製設計業務部門讓其研發實力大增，公司員工已經超過700人，在美國、加拿大、以色列和印度都設有研發中心。 Synopsys採用的是「One-Stop-Shop」模式，就是產品範圍覆蓋所有的介面IP類型和協議；而Alphawave採用「Stop-for-Top」模式，就是只針對高性能介面IP類型和協議。其針對高性能[運算市場的互連IP包括：針對CPU/GPU/FPGA的PCIe/CXL介面IP；針對400G/800G/1.6T Ethernet網路和交換的介面IP；針對記憶體的HBM/LPDDR/DDR介面IP，以及針對2.5D/3D封裝的Chiplet互連介面IP(包括UCIe、BoW和Open HBI等)。 根據IPnest的統計，這種高性能介面IP包括四種類型，分別是PCIe、DDR、Ethernet和D2D，D2D也就是Chiplet互連介面。這些類型的介面IP總體市場成長在2022~2026年期間的CAGR將達27%，其中D2D類別的介面IP成長更是高達72%。 從下圖可以看出，D2D設計的介面IP市場成長將主要來自UCIe (紅色曲線)，預計今年約有3,000萬美元規模，到2026年將增至1.3億美元。     Alphawave於2020年憑藉PAM4 DSP SerDes介面IP產品確立了其在高性能介面IP市場的地位。透過收購又增加了客製設計和RISC-V產品，以及光電子通訊產品。預計到2026年，高性能互連介面IP市場規模將達到20億美元，該公司將成為這一細分市場的領導者。 奎芯科技 中國IP新創公司奎芯科技最近完成超億元A輪融資，獲得蘇州國芯科技的戰略投資。該公司自研的高速介面IP產品包括USB 3.2、PCIe 4.0、ONFI 5.0等，主要鎖定資料中心、汽車電子、物聯網和消費電子等領域。此外，該公司還與燧原科技等10家企業發起成立「資料中心XPU異質生態聯盟」，共同打造智算中心異質融合運算力底座。 結語 Chiplet能否成為一種新的IP產品和商業模式，甚至拯救摩爾定律的救星，關鍵就在於業界能否達成統一的Chiplet互連標準，建立開放和標準化的Chiplet生態。目前來看，UCIe可望成為業界統一的互連標準，加速Chiplet市場的發展，同時推動半導體產業繼續延續摩爾定律的發展規律前進，使半導體成為全球高科技產業和全球GDP成長的驅動力。 本文原刊登於EE Times China網站