高速記憶體匯流排介面─時序

2023-03-01
作者 湯朝景,憶闊科技

非同步匯流排的傳遞延遲尚能經由增加寫入時間和讀取時間來補償,匯流排的傳輸頻率也可以經由軟體微調,在系統整合中能夠經由韌體工程來減少硬體之間的不匹配所發生的重工...

DDR-n SDRAM標準規格經由校準程序來補償發送端和接收端的傳遞延遲,使得記憶體控制器及記憶體裝置能夠各自正確判斷匯流排上的邏輯位準,並且需要每隔一段時間再次校準;DLL的硬體頻率限制匯流排的傳輸頻率,也限制記憶體控制器和記憶體裝置之間的相容性。非同步匯流排的傳遞延遲尚能經由增加寫入時間和讀取時間來補償,匯流排的傳輸頻率也可以經由軟體微調,在系統整合中能夠經由韌體工程來減少硬體之間的不匹配所發生的重工。

操作時間的定義

高速記憶體匯流排介面對於操作時間的符號和定義如1所列,其中,tRP不僅是預充電時間,也可以是暫存器的存取時間;tD是邏輯閘延遲時間和導線延遲時間的總和;WOL是寫1潛伏時間,這時間的產生是對應單端感應裝置的特性。

 

表1:操作時間的符號和定義。

 

高速記憶體匯流排介面的操作時間(tHSMBI)等於tASU加上tRP,最後加上tAHD;匯流排頻率(bus frequency)等於tHSMBI加上tNAI之後的倒數;記憶體存取周期(memory access cycle)等於tACC加上tD,計算式子如2所示。

假設tASU是0.5ns,tRP是1ns,tAHD是0.5ns,tNAI是0.5ns,tACC是0.7ns,tD是0.3ns;則匯流排頻率是400MHz (周期時間是2.5ns),記憶體存取周期是1ns。對於HSMBI DRAM裝置在缺頁(page miss)狀況,它的單一存取時間可以達到6ns (2.5ns[ACT] + 1ns[WR/RD] + 2.5ns[END])。如果連續存取8次,則時間可以達到13ns (2.5ns[ACT] + 8x1ns[WR/RD] + 2.5ns[END])。這樣的參數值在效能上不低於DDR4/DDR5 SDRAM最小的速度箱(speed bin)。

HSMBI DRAM與DDR-n SDRAM對於頁命中(page hit)的效率,需要評估存取資料的機率,還要加上tREFI發生的周期時間,還有微處理器的執行技術;當tREFI的時間變小,發生頁命中的機率也隨之減少;當微處理器能夠經由分支預測、亂序執行、條件執行等等技術來減少從記憶體裝置重新載入操作碼的機率,那麼發生頁命中的機率也會隨之減少。如果高效率的微處理器經由內部的快取記憶體來減少對外部記憶體裝置的存取,那麼發生頁命中的機率還會大嗎?當頁命中的機率被高效率的執行技術所減少,那麼發生缺頁的機率就增加了。當缺頁的機率變大,那麼DRAM裝置是要解決缺頁的效率,還是頁命中的效率呢?

 

表2:計算式

 

HSMBI主機控制器

HSMBI主機控制器的核心即是非同步SRAM的邏輯電路,介面訊號如1,經由主機輸入輸出將單端訊號轉換成差動邏輯訊號,其中以MRd (memory read)訊號控制記憶體裝置的讀取時序,#OE訊號仍然如同非同步SRAM的操作時序;這樣的HSMBI不必改變非同步SRAM的邏輯電路即可在介面訊號上提高頻率和效率。與非同步SRAM裝置相關的暫存器是tASU、tRP、tAHD、tNAI,這組暫存器用來設定記憶體裝置的組態。

 

圖1:HSMBI主機控制器和輸入輸出。

 

與SPMI DRAM相同的控制邏輯

為了直接使用SPMI DRAM的控制邏輯,使得HSMBI在記憶體裝置上形成獨立的輸入輸出介面,資料存取閃控(DAS)可由寫入致態(WEm, WEp)及輸出致能(OEm, OEp)來取代,並且簡化控制邏輯的複雜度,介面訊號如2。SPMI DRAM的速度是受到單端邏輯訊號在傳輸線上的限制,因此將SPMI DRAM的控制邏輯直接用於HSMBI DRAM裝置上,就能減少裝置端在硬體上的修改以及主機端在軟體上的維護。

 

圖2:HSMBI裝置輸入輸出和控制邏輯

 

晶片資訊和晶片組態的時序

晶片組態的寫入所對應的資料儲存器種類是暫存器,晶片資訊的讀取則是固定的數值,所以tRP在這個操作期間內所對應的是暫存器的存取時間,如3所示。tHSMBI的整個操作流程與非同步SRAM完全一致,這樣的安排能夠在高速記憶體匯流排介面上混用高速非同步SRAM (小容量)。

 

圖3:晶片資訊和晶片組態的時序

 

寫入的時序

圖4是記憶體裝置執行寫入的時序,主機在第一tHSMBI期間經由WEm與WEp訊號的第一邊緣(差動訊號)發生工作閂鎖(working latch),當A14為邏輯1時,進入寫入或讀取的操作流程,這與SPMI DRAM的操作流程相同。

DAS在圖中標示1、3、5、7的期間內控制主機輸出資料來對記憶體裝置執行寫入的操作,並且經由行位址(column address)來指定資料寫入的位址。如果記憶體裝置的DRAM單元可以快速充電,那麼寫入時間(tWR)可以很短,但是tACC的最小時間仍然會受到讀取時間(tRD)的限制。WEm與WEp訊號在圖中標示2、4、6、8的期間內控制主機備妥下一筆資料以及行位址,如此來完成對記憶體裝置的寫入。

 

圖4:寫入的時序

 

讀取的時序

高速記憶體匯流排介面的最獨特且最複雜的時序是讀取的操作流程,5是記憶體裝置執行讀取的時序。OEm與OEp訊號在圖中標示1的期間內控制記憶體裝置讀出資料;在標示2的期間內將資料匯流排上的資料傳送至主機端,標示4、6、8的操作流程與此相同;主機端在標示3的第一邊緣輸入資料(閂鎖邏輯狀態),標示5、7、9的操作流程與此相同。其中,tD的最小時間與實際的傳輸距離有關,也關聯於記憶體裝置的輸出驅動力。高速記憶體匯流排介面將「記憶體裝置讀取資料」、「資料匯流排傳輸資料」、「主機儲存資料」的時間經由差動邏輯訊號的時序來分別執行,使得tACC的時間可以變得很小,減少tWR與tRD之間的時間差距,並且增加匯流排的使用效率。

 

圖5:讀取的時序

 

自動刷新的時序

刷新(refresh)的翻譯比更新較適當,因「更」有改換、代替之意,在DRAM裝置的操作中並沒有發生這樣的動作,所以auto refresh譯為自動刷新較貼近硬體的整個操作過程。5是自動刷新的時序,其中A14為邏輯0,因此記憶體裝置會進入自動刷新的操作流程。主機需要等待最大的tRFC (詳細名稱相同於DDR-n SDRAM標準規格)之後才能對同一記憶體裝置進行操作。HSMBI DRAM裝置的自動刷新可以使用內部的環形振盪器及控制邏輯來完成,因此製程、電壓、溫度會影響tRFC的時間。

 

圖6:自動刷新的時序。

 

HSMBI DRAM裝置僅激活一個記憶庫

在DDR-n SDRAM裝置上是在庫群(bank group)之中一次激活多個記憶庫來產生叢發,也由叢發來達到高速,甚至需要保持激活狀態來維持發生頁命中之後的存取速度。然而,對於使用單端感測器的HSMBI DRAM裝置,它的記憶庫比較像是傳統非同步SRAM裝置的記憶庫,所以沒有DDR-n SDRAM在實作上的預取以及庫群。

總結

DDR-n SDRAM裝置能否使用高速記憶體匯流排介面?肯定行,但是HSMBI DRAM的tRP、tRCD在用途上要改為DDR-n SDRAM的tRCD、CL;DDR-n SDRAM的預充電時間就必需安排在最後的tHSMBI。減少tREFI的時間會增加自動刷新的頻率,進而減少DDR-n SDRAM裝置維持在頁命中的機率,標準規格定義tREFI在85度C以內可以設定最長的時間,隨著溫度提高而減少,這也說明標準規格允許DDR-n SDRAM裝置在高溫的環境中可以降低存取效率,但是微處理器在規格書上的溫度範圍內不會降低執行速度。1T1D DRAM無法達到與1T1C DRAM相同的資料保留時間,但在設計上能夠達到一致的tREFI (數值可能比1T1C稍大),因此HSMBI DRAM即便是使用1T1D DRAM也不會增加自動刷新的頻率。

活動簡介

人工智慧(AI)無所不在。這一波AI浪潮正重塑並徹底改變科技產業甚至整個世界的未來。如何有效利用AI協助設計與開發?如何透過AI從設計、製造到生產創造增強的體驗?如何以AI作為轉型與變革的力量?打造綠色永續未來?AI面對的風險和影響又是什麼?

AI⁺ 技術論壇聚焦人工智慧/機器學習(AI/ML)技術,涵蓋從雲端到邊緣、從硬體到軟體、從演算法到架構的AI/ML技術相關基礎設施之設計、應用與部署,協助您全面掌握AI最新技術趨勢與創新,接軌AI生態系佈局,讓機器學習更快速、更經濟、更聰明也更有效率。

贊助廠商

發表評論

訂閱EETT電子報