電晶體的另一種未來:當2D與3D交錯

2023-03-22
作者 黃燁鋒 ,EE Times China

當產業說摩爾定律停滯的時候,常規的辯駁思路總是提到封裝層面的3D堆疊;或者元件層面的3D折疊(CFET)。不過在3D發展的同時,產業還是頻繁地提2D材料,這是什麼?

有個挺有趣的現象,當產業在說摩爾定律停滯的時候,常規辯駁思路總是提到封裝層面的3D堆疊;或者元件層面的3D折疊。「3D」這個詞對應的當然是「2D」,換句話說是從平面結構轉向了立體結構。因為東西一旦折起來,不就省了空間、延續了摩爾定律嗎?不過在3D發展的同時,產業還頻繁地提2D材料,這是什麼?

事實上,2D材料的確是IEDM這類會議近幾年的大熱門——基本可以確定的是,2D材料有較大概率成為未來晶片尖端製程的標配,成為某種形態的運算設備被普羅大眾所使用。

且實際情況是,2D材料可能並沒有想像得那麼遙不可及,多少也有點眉目——不止是去年Intel在IEDM上展示的,將2D材料用在GAAFET電晶體上;某些舊製程的BEOL已經在嘗試2D材料了,主要是MEMS、射頻(RF)、光電收發器(transceiver)之類,畢竟這些元件可能不像電晶體那樣有著那麼嚴苛的品質需求。

據說2D材料能夠極大提升這些應用的性能。德州大學奧斯汀分校(University of Texas at Austin)已經研發出2D材料的RF開關元件原型;矽光方面,收發器的各種元\元件在2D材料的加持下,可以實現單片化——像調變氣(modulator)這種元件還能大幅降低驅動電壓,諾基亞(Nokia)、愛立信(Ericsson)之類的企業都在朝這樣的方法努力…

2D材料究竟是什麼?對電晶體而言又意味著什麼?上個月,SemiAnalysis兩名作者聯合創作了《電晶體的未來》一文,這篇文章的核心就是在探討2D材料,筆者認為其中有存在相當價值的部分可做分享;借此機會,本文嘗試談談2D材料相關的這種電晶體未來。

現在很熱門的2D材料

近代電晶體發展的幾個重要節點,不管是材料方面,還是結構方面的大變動,無非就是因為電晶體在縮小的過程裡,總是面臨著形形色色的問題——而工程上的種種變化,都是為了提升電晶體的性能和效率,包括降低漏電流、提升開關速度…等等。

例如平面(Planar)電晶體時代,嘗試拉伸(strain)電晶體的通道(channel),矽是鋪在一層矽鍺(SiGe)上面。由於上層矽的原子要和SiGe層對齊,矽層的原子之間的聯結就會被拉伸。換句話說,矽原子分得更開,與電子移動產生干擾的原子力就會減少,那麼電子遷移率能夠大幅提升,電晶體的開關速度就變快了。

 

 

如45nm時期導入的高介電(high-k)常數閘極(gate)——Intel每次回顧技術革新過往都會提到high-k。隨著元件的微縮,閘極介電層/絕緣層(gate dielectric)的絕緣性也在變差,導致漏電流。傳統的gate dielectric用的是一層二氧化矽——這一層就位於金屬閘(metal gate)電極和通道之間。而Intel的high-k技術,則是指把這一層換成基於鉿的介電層,加上其他閘極電極金屬材料,也就有了high-k高介電常數的閘極。

在元件結構方面,20nm時期的FinFET結構轉變,以及到3nm/2nm時期元件結構即將轉向GAAFET,都是眾所周知了。元件結構變化的本質也是類似,就是隨著元件尺寸的持續微縮,對於電流的控制難度在持續增加,所以必須在結構上做出一些革新。

在2nm之後,還是需要新材料尋求新突破,因為隨元件的持續微縮,像矽、鍺這些材料中的電遷移率還會大幅下降。而接下來的解決方案可能就是2D材料。去年的IEDM大會上,Intel在演講中談到了幾種未來的技術,包括一種名為QMC的先進封裝製程,一種3D堆疊的FeRAM,還有就是2D材料。Intel展示的是把2D材料用在GAA結構電晶體的通道上,實現低漏電和更加理想的開關表現,據說是往未來電晶體垂直堆疊邁出了很大的一步。

2D材料為什麼會是未來?

2D材料這個名稱中所謂的「2D」,應該是和3D晶體相對;2D也就是薄到原子級厚度的一層。2D材料裡面最知名的應該就是石墨烯了,石墨烯是一種以六角形格閘排列的單層原子物質。不過石墨烯沒有帶隙(band gap」亦稱能隙)。

一般我們總在聊到第三代半導體的時候,會說「寬能隙」(WBG),能隙指的是,激發一顆電子,從無法導電的價帶(valance band),到能夠導電的導帶(conduction band)所需的能量。對於電晶體而言,有開(on)和關(off)兩種狀態,那麼就需要明確的帶隙來做區分。「寬能隙」可以理解為能隙很寬…所以石墨烯無法用作半導體材料——當然石墨烯摻雜後也有能隙,但仍然不夠。

對電晶體來說,現在聊得更多具有未來性的2D材料是2D過渡金屬硫化物(transition-metal-dichalcogenide,TMD),例如二硫化鉬(MoS2)、二硫化鎢(WS2)、二硒化鎢(WSe2)。TMD家族材料在<5nm的通道厚度下,有著比較理想的帶隙,電子遷移率也不錯。

 

 

而且相較於傳說中1D碳奈米管(carbon nanotube,CNT)這種現在看來仍然遙遙無期、面臨巨大技術挑戰的材料,2D材料會更加的接近未來:至少就目前來看,製造上2D材料會相對更容易。

Intel對外宣傳演示中的2D材料(MoS2)僅有3個原子的厚度,應用在GAAFET電晶體的通道上,用於替代矽。IMEC公佈的發展藍圖上,傳說中的3D折疊電晶體CFET結構,也有類似的解決方案,其中nFET和pFET的通道都基於單層TMD。

 

 

不過相關「2D電晶體」不同「部位」的探討,實則涵蓋了通道、gate dielectric interface、基板(substrate)和觸點(contact),是更為全面的2D化,究其根本都在於提升元件性能。而CFET這種相對還略有點遙遠的結構,是把pFET和nFET垂直疊起來——相較很多人所知的3D封裝,實則是在更低一級的元件層面就進行3D堆疊。去年的IEDM上,北京大學的研究就展示了基於WSe2/MoS2的CFET,比傳統的普通平面結構方案在性能上實現了8%的成長,以及44%的面積縮減,2D材料在這其中當然也扮演著重要角色。

 

 

似乎名稱就是「2D CFET結構」——2D和3D在未來的某個時刻也就達成了和諧統一,既是堆疊、又是2D。CFET達成元件層面的堆疊,在研發方面的一大挑戰就在於源極和汲極的觸點上,包括選擇互連的觸點材料。台積電(TSMC)在一篇報告中提到了2D材料是理想選擇,在材料挑選上,相關二硒化鉬(MoSe2)通道,還在達成理想逸出功(work function)和費米等級釘紮效應(pinning effects)的觸點材料,似乎包含有銻和鉑。

據說如此就能達成最低的接觸電阻,pFET 0.75kΩ-μm、nFET 1.8 kΩ-μm。其中nFET實現了接觸電阻72%的縮減,在2D通道方面可能是邁出了一大步。另外,除了元件的接觸電阻,為了降低阻隔電阻(spacer resistance),台積電的方案是,用鎢氧化物(WOx,即對多層WSe2進行氧化),配合WSe2通道作為低電阻的spacer摻雜,達成了總體更低的電阻。

SemiAnalysis在文章裡談到2D材料用於dielectric interface,用六方氮化硼(HBN)作為封裝層的MoS2方案,很大程度增加了元件的可靠性和壽命(可靠性主要表現在封裝層,包括關斷狀態更穩定,以及介電層在後續處理過程中損耗更小),同時總體達成了最低的亞閾值擺幅(mV/dec),這個值是衡量電晶體開啟與關斷狀態之間相互轉換速率的性能指標,mV/dec代表漏源電流變化十倍所需閘極電壓的變化量,越小意味著開啟關斷速率越快。這應該是普渡大學(Purdue University)去年發表的一項研究。

巨大的挑戰仍在眼前

既然2D材料這麼好,怎麼還不全面普及?當然就是走出實驗室的這一步還缺點東西。2D材料一般透過化學氣相沉積(CVD)生長獲得,更近期的研究中提到也可以用原子層沉積(ALD)的方法。根據基板和相關變數的控制,2D材料生長可以做成單層的或者多層。

如最為成熟的單層石墨烯,是在銅箔或者薄膜基板上透過CVD方法生長。不過生長存在的變數比較多,晶圓對晶圓(wafer to wafer)的一致性很難達成。現有的技術會導致一些生產缺陷,比如說晶粒邊界(grain boundaries,一種面缺陷,是指晶體結構中週期性的排列規律被打破)。存在晶體缺陷的CVD石墨烯電子遷移率會產生巨大下降,晶圓或者材料的變數如果非常大,量測/檢測也會變得很困難,這也是石墨烯市場始終不大的原因。

像MoS2、WS2之類的TMD材料發展階段較之更為早期。AixTron和Oxford Instruments是目前僅有的,出售2D材料生長工具的OEM。除了生長之外,另一個技術難點是2D材料的轉移。 因為2D材料生長一般是在>600℃的高溫下,在銅或者藍寶石之類的基板上完成,那麼後續就需要將生長出來的2D材料轉移到最終的晶圓上。據說現有CMOS製造製程下,2D材料轉移到矽元件晶圓上的方法還相當低效。

常規的2D材料轉移技術,包括對銅基板進行濕式蝕刻(wet etching),然後用聚甲基丙烯酸甲酯(PMMA)把2D材料轉移到目標基板上。但在此過程中,PMMA會殘留在石墨烯表面,對材料的電屬性也會產生影響。目前的2D材料轉移方法,對於某些類型的應用(如感測器/顯示)是可行的,但就品質、吞吐率等方面來看,還無法滿足CMOS生產需求。

 

 

還有一種思路是2D材料直接在矽上生長,問題就在於如何獲得低溫、高品質的生長解決方案。ALD是可以用更低的溫度來實現,但吞吐是個大問題。另外據說像金屬有機化學氣相沉積(MOCVD)之類的方法,存在的各種缺陷也都是問題,主要是有機污染物、硫空位(sulfur vacancies)等。

所以高品質的生長流程,和高吞吐的轉移流程可能還是應該分開、解耦——這在變數控制、製程最佳化等方面也是常規思路。如此一來,生長和轉移就可以非同步進行,達成更大的產能。所以SemiAnalysis的專家整體還是更傾向於採用轉移的方案,而不是在原有矽基上生長,因為這在異質、堆疊、可配置性等方面都有優勢。

從更具體的角度來看,如北京大學基於WSe2/MoS2的CFET,面臨的挑戰主要都在實際製造方面。這項研究呈現的成果基本都是在現有半導體製造廠框架下的生產製造,除了nFET的MoS2通道是用濕式轉移技術,可能乾式轉移在最終實現生產方面會非常重要。

Intel的2D FET是基於MoS2的轉移,源極到汲極觸點的長度25nm,和現在的矽製程節點類似。測試得到的結果顯示,元件的亞域值擺幅還比較理想,但Intel用的是ALD生長的介電犧牲層,然後去做轉移,這會產生大量殘留,源極和汲極觸點都有MoS2剝離的問題,如此避免殘留或者乾式轉移方法可能還是必須的。

北京大學的一篇報告中提到了WSe2 pFET,達成低接觸電阻的方案,就是採用直接生長的方案。其中的製程流程和在Si/HfLaO介電薄膜上生長是相容的。問題是生長處理溫度達到890℃ (首個元件?),這在製造方面還是存在相容性挑戰,不過據說這項研究屬於p型元件2D材料實現的巨大進步。

 

 

總的來說,2D材料對於產業的未來價值毋庸置疑,只不過真正實現2D材料的量產仍然存在重大挑戰。上述絕大部分研究都採用濕式轉移技術,把2D材料從生長基板轉移到最終的晶圓上,就聚合物殘留、低吞吐之類的問題阻礙大規模量產。但從IEDM每年在2D材料上面發表成果的頻次和數量來看,2D材料作為未來半導體產業的路徑還是很清晰。

電子、半導體的技術發展之路上,始終有人在說創新已經到頭,但在半導體製造領域,離子注入、high-k gate、EUV、FinFET、GAAFET相繼出現,並嘗試解決問題,而2D材料也會成為其中的一份子。SemiAnalysis評價2D材料如今正處在「死亡之谷」(valley of death)階段,所以格外需要進一步的行動,以及跨產業與整個產業鏈的協作和投入,包括OEM、晶圓代工廠、無晶圓廠與IDM等。

本文原刊登於EE Times China網站

 

 

 

活動簡介

目前寬能隙(WBG)半導體的發展仍相當火熱,是由於經過近幾年市場證明,寬能隙半導體能確實提升各應用系統的能源轉換效率,尤其是應用系統走向高壓此一趨勢,更是需要寬能隙元件才能進一步提升能效,對實現節能環保,有相當大的助益。因此,各家業者也紛紛精進自身技術,並加大投資力道,提升寬能隙元件的產能,以因應市場所需。

本研討會將邀請寬能隙半導體元件關鍵供應商與供應鏈上下游廠商,一同探討寬能隙半導體最新技術與應用市場進展,以及業者佈局市場的策略。

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