現代車輛中最新的資訊娛樂系統是要求很高的功能，只有透過新的高速繪圖卡和超快記憶體儲存的有效整合方可實現。人們所有的數位社交資訊都被記錄在機架式的大型電腦中，這就需要從執行記憶體驅動器中快速檢索資料，然後在子系統之間循環以進行處理。

大量的影像不斷地以高解析度拍攝和保存，並且在一些場景中被傳遞到人工智慧(AI)伺服器；在那裡，複雜演算法對資料進行壓縮及快速處理，從而產生了出色的結果。

實際上，典型的AI伺服器與任何其他複雜的運算系統並沒有太大區別；都有一個主機板和其他一些複雜的設備相互連接，如顯示卡、硬碟驅動器和大量交換機。所有這些設備的標準連接都基於PCI Express (PCIe)標準。自2003年發佈第一代PCIe標準(圖1)以來，PCI-SIG標準一直在年復一年地執行，使每一代PCIe的資料速率提高一倍的目標。

圖1：每一代PCIe都提高了資料傳輸速率。

但更快資料速率的處理使得電子系統設計成為一項漸進式的改進工作，需要大量的技能和耐心。需要小心地將主機板和附加卡的複雜互連系統分解成更小的子電路，這些子電路也將成為後續階段進一步改進的目標，即使在整個設計完成之後。

隨著對額外頻寬的需求增加，PCIe Gen4現在已在各種市場環境中取代了上一代。為了解決這一問題，工程師們透過實踐不斷更新他們的設計，相互交流PCB通道佈線的建議和指南，最大限度地減少串擾或解決因錯誤放置的通孔引起的EMI問題。

這些工程師通常是「探路者」，他們的不懈努力是確定訊號的潛在損害可能發生的地方，以及可以容忍多少損害。包括為了降低成本更換了一個簡單的連接器、由於最後的機械要求或採購問題所引起的引腳輕微變化、韌體或硬體升級、或生產過程中的任何修改，都有可能成為最糟糕的惡夢，因為處理這些問題可能會導致額外成本，甚至是必須重新設計。

在主機板上應用BIOS更新，可能會解鎖與NVMx SSD的全速通訊，不過這可能會改變電氣實體層的狀態。在韌體升級期間，連接到主機板並與CPU通訊的交換機和計時器的配置設置可能會發生變化；修改這些條件後運作「通道邊限測試」(lane margin test)可能會產生不同的測試結果。抖動限制的增強可以隨時發生，複雜模擬工具中的精確建模是在證明對實體層的真實影響之前執行「虛擬」驗證的關鍵。然而，模擬並不總能夠代表現實世界的真實實現，因此仍須進行實體層測試。

低功率Gen3和Gen4配置經常被重新設置，以實現潛在的節能配置。還需要對電源電路進行微調，使上電過程夠快，以滿足鏈路對持續時間的要求，有時候即便是幾毫秒的增加，可能都變得很重要，都會生成需要重新驗證的新場景。

但在這些場景中，重新驗證設計可能不具成本效益：事實上，對物聯網/消費者應用中仍然使用PCIe Gen3連接的非關鍵低成本產品，進行的微小設計更改，如果再花費很多時間進行實驗室驗證測試，就不見得存在足夠的合理性。

矽晶片設計擁有可遵循的複雜決策樹，可幫助在設計變更中進行新的驗證和確認測試時能夠做出頗具智慧的決策。這些決策樹基於風險和成本評估分析。

本文中使用的測試工具通常是誤碼率測試儀(BERT)和示波器(Scope)；這些儀器將繼續提升，以滿足新一代PCIe標準的性能要求，不過使用起來可能相當複雜，具體還要取決於用戶的經驗。

與驗證和確認成本相關的不僅僅是儀器硬體成本，還包括參與活動的全職專家資源成本。為了確保與被測設備電氣連接的正確性，雖然軟體嚮導可以為每次的測試設置提供指導，但使用BERT和具備探針示波器的整個過程中，仍然需要專家來監督整個過程。

讓我們考慮一個所謂「鏈路初始化」的例子。這是一個實體層控制過程，對設備的實體層初始化並將某些設置應用在鏈路至關重要。在正常操作期間，此過程會自動發生，但如果要深入理解設計驗證，就需要對特定資料進行編碼的軟體，以便使用者能夠診斷和監控狀態轉換期間訊號上出現的潛在問題。BERT通常用於精確控制的鏈路訓練和均衡，涵蓋三個主要測試領域，即合規性、邊限測試和故障檢測。另外，還需要即時示波器，並且需要複雜的應用軟體，以便在與BERT通訊以交換設置參數資料的同時，在接收終端側自動執行複雜的測試程式。

邊限測試還要求在PCIe槽的每個通道上依順序重複一系列固定步驟，包括觸發電壓時間設置調整。這種涉及不同複雜儀器的漫長而複雜的程式可能會導入人為錯誤，從而降低整個驗證過程的效率。

Tektronix不是尋找BERT/示波器系統的替代品，或者是已經現成的且廣泛使用的片上通道邊限工具，而是採取了不同的解決方案。

圖2所示的TMT4邊限測試儀基於Intel Stratix 10 FPGA，為PCIe Gen3和Gen4設備的鏈路健康評估提供了業界所需的各種功能。TMT4邊限測試儀可連接到大多數常見的PCIe鏈路，如CEM、M.2、U.2和U.3，能夠與當今可用的大多數PCIe設備連接。

圖2：TMT4邊限測試儀。

除了顯示眼圖(圖3)之外，邊限測試儀還為接收機提供了用於最大化生成的眼圖高度和寬度的均衡洞察。

圖3：TMT4邊限測試儀為用戶即時呈現眼圖。

系統為發射機測試提供了兩個關鍵資料：每條通道的眼圖，以及在邊限測試儀接收端測量的預置組合(圖4)。邊限測試儀的相關接收機訓練值被用來打開所顯示眼圖的「眼睛」。

圖4：邊限測試接收機的鏈路訓練參數為潛在的鏈路健康問題提供了額外洞察。

在接收端，可以執行被測設備的接收機通道的功能評估；在預期的操作範圍內並在返回錯誤之前，有可能實際確定從邊限測試儀發送的訊號幅度可以減小多少。

新的TMT4邊限測試儀提供了額外的專門用於傳輸/接收通道餘裕測試的附加工具，使用戶在短短幾分鐘內即可捕獲PCIe Gen 3和Gen 4設備訊號通道的鏈路健康問題。

(參考原文：Improving simplicity and efficiency on Margin Test，by Andrea Vinci)

本文同步刊登於《電子工程專輯》雜誌2023年3月號

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