越來越多具備異質電壓域的系統單晶片(SoC)設計從客製化類比IP轉向自動化實作，因此設計工程師不必再擔心手動類比客製化導致的進度落後。這種方法也能在晶片設計流程中為工程師節省數個月時間，同時讓類比電路不容易被晶片上的周遭情況影響。

必須注意的是，自動生成的類比IP不等同於現成的類比IP；類比IP產生器是將先前生成的客製化設計功能區塊導入設計流程，利用特製工具在幾個小時內打造合適的IP，因此能節省大量的整合所需時間與精力。

半導體工程師在分析其解決方案時所面臨的關鍵挑戰之一，是關於當從某個晶片製程節點轉移到另一個時，類比設計能微縮多少。也就是說，有些特定的類比功能區塊無法充分微縮到更小的IC製造節點。此外，雖然在當代SoC中，數位邏輯區塊變得越來越便宜，並非所有類比功能都可以被經濟地整合。

「一旦你開始選擇不同製程，速度、功耗，以及成本也會成為關鍵設計考量；」新思科技(Synopsys)物聯網(IoT)策略行銷經理Ron Lowman表示：「雖然部份類比設計能利用標準的CMOS設計，更小的物聯網設計會需要特殊製程技術，這成為設計類比IP時的關鍵因素。」

圖1：SoC設計的類比/混合訊號IP (左下)必須符合晶圓廠的製程節點要求。

(來源：Synopsys)

在這個「十字路口」，IP供應商與半導體晶圓廠之間的緊密合作關係非常重要。以美國IP供應商Analog Bits為例，該公司提供高性能基礎類比功能區塊，最近被來自韓國的晶片設計服務業者SEMIFIVE收購。Analog Bits在2022年初加入英特爾晶圓代工服務(IFS)的IP聯盟，支援英特爾的時脈/感測器與I/O元件16奈米(nm)製程。

Analog Bits也曾宣佈其IP支援GlobalFoundries的12奈米12LP製程節點，以及其類比與混合訊號可支援台積電(TSMC)的4奈米與3奈米製程節點的訊息。

類比IP的未來挑戰

雖然從高度手動的類比設計流程轉移至自動化生成類比IP功能區塊程式碼，能節省大量時間，以及整合所需精力，其中也有許多挑戰──特別是當晶圓廠持續朝著更細微節點邁進。

半導體晶圓廠每六個月就邁進新一代製程技術，那不只是前一代節點的縮小版，而是越來越複雜並且在結構上與前一代完全不同。台積電在2022年度技術論壇發表的最新N3製程FINFLEX技術就是一例。

好一段時間以來，轉移至更小節點被視為類比設計領域面臨的主要障礙之一；這使得最近IP供應商們對4奈米與3奈米製程的支援訊息公佈備受矚目。當主要為數位電路設計的製程節點進一步微縮，類比工程師必須要採取不同的做法。

在先進節點從FinFET轉向環繞式閘極(GAA)電晶體架構，也會帶來像是電容補償等獨特的工程挑戰。因此，在這些先進製程中的類比整合會需要更高水準的混合訊號電路創新。此外，4奈米與3奈米節點的類比與混合訊號，也會需要新型工具鏈來補充傳統SPICE模擬軟體工具。

「類比模擬軟體需要持續強化其模型解析器，以支援最新、最先進的製程節點；」Siemens EDA的類比/混合訊號(AMS)部門產品/行銷暨業務開發主管Sathish Balasubramanian表示：「這相當重要，因為類比模擬軟體被用來特徵化標準單元庫，那將成為新晶片的基礎數位功能區塊。」

圖2：更細微節點的類比/混合訊號IP需要新一代的設計工具鏈。

(來源：Siemens EDA)

除了EDA工具鏈，由類比/混合訊號IP供應商提供的工具組合，也對設計流程的快速追蹤、簡化以及風險降低至關重要。這意味著IC開發者不需要搞清楚如何在他們的SoC設計中整合那些IP功能區塊。

(參考原文：Analog IPs Automate Integration, Tune to Fab Nodes，by Majeed Ahmad)

本文同步刊登於《電子工程專輯》雜誌2023年4月號

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