因應AI、5G與自動駕駛等技術持續推動對於運算效能需求增加，全球代工龍頭台積電(TSMC)投資先進製程技術與時俱進，繼領先全球推出7奈米、5奈米後，去年下半年率先進入3奈米(N3)，並持續推進2奈米(N2)，協助業界推動創新。

台積電日前舉行2023台灣技術論壇，進一步延伸3奈米製程，發表強化版N3P製程、瞄準高效能運算(HPC)的N3X製程以及支援早期汽車應用的N3A案，並揭示2奈米、3DFabric與特殊製程等技術最新進展。

圖1：TSMC先進製程技術開發藍圖。
(來源：TSMC)

3奈米瞄準HPC與車用

台積電預計，到2030年，全球半導體市場約1兆美元，其中HPC相關應用佔40%、智慧型手機佔30%、汽車佔15%、物聯網(IoT)約10%。台積電目前最先進的邏輯製程技術N3，已於去年第四季進入量產，可望在行動和HPC應用的驅動下實現快速且順暢的產能提升。

為了提早因應車用市場需求，台積電並擴展N3E製程。隨著汽車產業朝向自動駕駛發展，台積電預計，到2030 年， 90%的汽車將具備先進駕駛輔助系統(ADAS)，其中 L1、L2 和 L2+/L3 可望各達到30%的市佔率。

台積電業務開發資深副總張曉強指出，「目前汽車領域在半導體技術製程上算是落後，甚至較HPC 製程落後2個世代，因此必須加速業者對先進製程的採納。」台積電並為此推出Auto Early平台，讓客戶在技術成熟前預先進行汽車產品設計，和HPC或行動應用客戶在同一個起跑線上，提前啟動產品設計並縮短上市時間，預計到2025年製程完善時即可出貨。

N3E已通過技術驗證，預計將在今年下半年量產。台積電並推出N3P和N3X以提升製程技術價值，在提供額外效能和面積優勢的同時，保持與N3E的設計規則相容性，最大程度地重複使用IP。N3P在相同漏電下，速度增快5%；在相同速度下，功耗降低5-10%，以及與N3E相比晶片密度增加4%。

專為HPC應用設計的N3X可提供額外的最大震盪頻率(Fmax)，以在適度的漏電平衡下提高驅動效能，這意味著相較於N3P，N3X在驅動電壓1.2V下的速度增快5%，並擁有相同的晶片密度提升幅度。N3X預計於2025年進入量產。

圖2：台積電擴展N3E製程，超前部署車用市場需求。
(來源：TSMC)

N2：nanosheet取代FinFET架構

2奈米(N2)製程技術發展順利，可望在2025年量產；N2P和N2X則計畫在2026年推出。張曉強說，「N2電晶體架構具有革命性的變化，將沿用約十年共五個世代的FinFET將轉變至「奈米片」(nanosheet)架構，而帶來更高的效能，特別是HPC和行動應用最關鍵的就在於其運算效能。」如今，此一奈米片電晶體的效能已超過台積電技術目標的80%，同時展現優異的能源效率和更低的工作電壓(Vmin)，適於半導體產業節能運算的典範。

圖3：在奈米片之後，垂直堆疊的NMOS和PMOS (即互補式場效電晶體CFET)可能是TSMC未來製程架構選項之一。
(來源：TSMC)

隨著台積電的先進製程技術從10奈米推進至2奈米，其能源效率在約十年間也以15%的年複合成長率(CAGR)提升，以支援半導體產業的驚人成長。

N2製程技術平台的背面電軌(backside power rail)設計，為其基線技術提供了額外的速度和密度提升，適用於HPC應用。透過減少壓降(IR drop)和訊號電阻-電容延遲(signal RC delays)，使速度提升超過10-12%。此外，由於晶圓正面擁有更多的佈線資源，使其邏輯面積減少10-15%。

為了進一步擴展微縮，以在monolithic SoC中實現更小且更優異的電晶體，台積電並著手開發3DFabric技術，包含各種3D矽堆疊和先進封裝技術，以支援廣泛的次世代產品，發揮異質整合的優勢，將系統中的電晶體數量提高5倍以上。

除了電晶體技術架構，材料方面也有突破進展，共同推動半導體技術持續進展。或許有人說2nm是終極版，但張曉強進一步強調，如同半導體元件的結構和材料繼續地演進，台積電也已經著手開發下一世代創新。

圖4：3DFabric技術家族。
(來源：TSMC)

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