聊聊2025年即將來臨的2nm製程

2023-05-22
作者 黃燁鋒,EE Times China

2023北美技術研討會上台積電又透露了一些N2家族製程節點的新消息——2nm製程節點會在2025~2026年到來。結合這次的消息,本文嘗試展望2025年後的2nm製程。

有關未來製程展望,或者晶圓代工廠路線圖,是這幾個主要市場參與者給予市場信心的關鍵。所以雖然3nm都還沒真正進入市場,英特爾(Intel)、三星(Samsung)、台積電(TSMC)也開始宣傳2nm,甚至更先進的製程了,即便其中的某些八字都還沒一撇。 4月2023北美技術研討會上,台積電又透露了一些N2家族製程節點的新消息——計畫中的2nm製程節點會在2025~2026年到來。結合這次的消息,以及過去1、2年三星和Intel透露相關各自2nm節點的消息,本文嘗試展望2025年以後的2nm製程。 以現如今半導體製造尖端製程的複雜度和成本投入,即便晶圓代工廠公佈了技術路線圖,未來的變數也依然可能非常大——甚至連節點量產時間都只能做個參考。所以本文的所有內容,在2025年之前就僅供參考。 最早的2nm可能來自Intel? 從路線圖計畫表來看,台積電和三星的一致口徑是2nm製程預計於2025年開始量產——但起碼也是2025年下半年或者更晚的時間。 需注意的問題是,「開始量產」、「準備好量產」並非晶片問世時間。例如若台積電N2製程將在2025年下半年開始量產,則N2製程的晶片真正上市至少需要等到2026年;且從營收的角度來看,N2製程產生的營收也要到2026年才會反映到財報中。 Intel自從7nm/5nm時代,在半導體製程技術上被台積電和三星趕上並超越,Intel就改變了技術演進策略。從2022年Intel投資者會議更新過的計畫表來看,Intel 20A製程——通常可看作是Intel版本的2nm製程,即便Intel現在在市場宣傳上很忌諱去談x nm——「準備好量產」的時間是2024年上半年。 今年2月Intel在中國舉辦的戰略媒體溝通會上再度確認了Intel 20A「測試晶片已流片」。不過需要注意的是,因為現在晶圓代工廠的製程名稱(如Intel 20A、TSMC N2、Samsung 2GAP)越來越放飛自我,而製程名稱並不代表電晶體或元件的實際物理尺寸,加上現在並不十分清楚這三家的「2nm」製程的元件尺寸,所以仍然很難在同一平台上去說這三者是同代製程。     Intel 20A製程的後續製程是18A——也是Intel先前宣稱要重返半導體製程王座的一代節點,預期「準備好量產」的時間已經被提前到了2024年下半年。如果各家晶圓代工廠的未來製程能如期交付,則Intel顯然會是最快。 但如前所述,尖端製程晶圓代工廠有「說大話」的問題——當然這也不是也業者想看到的。畢竟尖端製程的技術難度和成本攀升速度,造就了大量的不確定性。 全部切換至GAAFET的製程 關注尖端製程的同學應該都知道,三星在3nm這代製程上就要開始採用GAAFET結構的電晶體,替換FinFET。GAA全稱gate-all-around,從下圖可看出,原先的fin被橫置過來——橫置以後叫做nanosheet。     這種結構的電晶體有效通道寬度不僅靈活,而且比FinFET更大,能夠在元件整體尺寸縮減的情況下,達成更高的驅動電流、更出色的性能、更低的漏電流。調整nanosheet的寬度和數量,能表現這種結構的靈活性;因此在更高性能、更低功耗之間就有了更大的選擇餘地。台積電決定在N2製程上採用nanosheet,而Intel則決定在Intel 20A製程節點上採用RibbonFET,這些都是GAAFET結構的具體實施。 目前對外公開結構、2nm節點演進造成密度與性能變化的公司,台積電似乎是唯一一家。台積電在去年的技術研討會上提到,和N3E製程相比,在相同功耗、相同電晶體數量的情況下,N2製程能夠帶來性能方面10~15%的提升;或者同頻率與複雜度下,功耗20~30%的下降;電晶體密度提升1.1倍。 性能、功耗數字的變化,就台積電製程節點演進的傳統來看,算是比較合理的。而且需要考慮到換電晶體結構,前期經驗不足導致的效率問題。但電晶體密度只提升1.1倍,就顯得非常「落漆」。但需注意1.1倍密度提升,是基於一顆典型晶片包含50%的邏輯電路、30%的SRAM單元,以及20%的類比電路。 通常N5→N3製程會有1.6倍電晶體密度提升,是特指邏輯電路。製程節點之間,類比和儲存電路部分的元件尺寸微縮速度通常總是慢於邏輯電路。而且近兩代先進製程節點,這兩者的微縮幅度尤其小,但無論如何1.1x都不是個很理想的數字。     在今年的技術研討會上,台積電似乎更新了這個數字,變為>1.15x——對比物件當然仍是N3E,其實傳說N3E比N3的元件密度還變大了。比較正面的資訊是,台積電提到N2技術開發仍在軌道上,且不變的是2025年進入量產。 台積電表示在正式進入大規模量產之前,其GAA電晶體性能正好於目標規格的80%,且256Mb SRAM測試晶片的平均良率已經超過了50%。據說能效和Vmin等方面的資料都比較理想,「非常適用於能效運算」需求。最近Synopsys才發佈新聞稿宣佈正與台積電合作,針對N2製程推進數位與客製設計EDA流程。 另外兩家業者,似乎尚未就2nm製程公佈什麼數字。Intel只是說Intel 4比Intel 7會有20%的每瓦性能提升;Intel 3比Intel 4則有18%的每瓦性能提升;Intel 20A比Intel 3有15%的每瓦性能提升。 Scotten Jones去年4月寫過一篇文章,提到Intel 20A比上代製程會有1.6x密度提升——這是邏輯電路的電晶體典型統計方式。  

(來源:IC Knowledge)

  從當時Jones提出的預測圖來看,如果只看電晶體密度,那麼台積電和三星仍將在絕對值上於2nm製程節點上有所領先。這大約也能解釋Intel 20A的推出時間將早於台積電N2和三星2GAP,或者說Intel 20A大概是實現了差拍/錯位競爭。 的確在先進製程越往後發展的當下,元件物理尺寸變化在不同的晶圓代工廠之間可能會呈現出很大的不同;不同晶圓代工廠的製程也越來越難以劃歸到某一個統一的nm節點下。當然也可能是Intel的技術偏向性、競爭的市場領域有差異,但IC Knowledge的這份資料可靠性可能須存疑。  

(來源:WikiChip Fuse)

  有關三星2GAP的消息是最少的,能夠搜到有關三星2GAP的消息,大部分都是2025年這個時間節點。三星Foundry公開有關2GAP為數不多的資訊是,2GAP會達成更高的電晶體密度——具體到電晶體結構上,MBCFET (也就是GAAFET)會多一片nanosheet,也就達成了總共4片nanosheet。這一點倒是和Intel的RibbonFET類似,目的都是進一步提升驅動電流。  

(來源:WikiChip Fuse)

  另外,三星去年還曾提過正著力在部分金屬層堆疊的提升上,包括single grain metal (著力於低電阻),以及direct-etched metal interconnect。 有關晶背供電(backside power delivery) 不過在三星2GAP製程上,三星2nm會採用名為「BSPDN」的技術,全稱為backside power delivery network,三星在SEDEX 2022上提到這則消息。The Lec報導說BSPDN的概念最早是imec 2019年談到的;IEDM 2021上也有相關2nm製程的研究報告提到過backside power delivery。當時這篇報告提到,對應的設計比frontside power delivery達成了44%的性能提升、32%的能效提升。 實際上Intel、台積電的計畫表上也都能看到這項技術的實施。Intel在先前的技術介紹中談到過Intel 20A製程準備採用一種名為PowerVia的技術,也就是backside power delivery。可能在具體實施上,三家的方案會存在一些差異。Intel的PowerVia是將供電網路,或者電源軌全部移到電晶體另一側。傳統的互連技術,供電和訊號線路是混雜的——或者說都在同一側,對性能和功耗都會有影響。     因為傳統方案在設計上需要確保沒有訊號干擾,供電線路往往就是訊號通路的干擾,而互連訊號通路本身也會對供電電阻產生影響。所以將兩者分開放到電晶體兩側,也就能夠解決問題。如此,供電網路可以直接連接電晶體,不需要透過上方的互連堆疊;而訊號互連也能更為密集,訊號傳輸效率,包括延遲表現也有了提升;電力互連部分電阻也減少了。最終也就實現了性能、功耗、面積的最佳化。 三星先前在SEDEX 2022上介紹,和frontside power delivery網路不同的是,BSPDN採用backside方式;frontside這一面放邏輯功能,而backside一面則用於供電或訊號路由(signal routing)。主體上也是把供電網路放到背面,嘗試解決傳統方案的各種路由壅塞問題。 就三家的消息來看,於backside power delivery這一技術上可能落後的是台積電。從去年年中台積電的歐洲技術研討會來看,2nm時代最初的N2製程不會使用backside power delivery方案,或者backside power rails。台積電當時沒說是什麼原因。不過AnandTech先前報導,台積電發現這項技術會增加不少額外製程步驟,台積電期望在最初的GAAFET實施上避開這些環節。 台積電N2未使用backside power delivery可能是N2的電晶體密度提升並不大的原因之一。2026年的N2P製程才會用上這個技術,以期解決BOEL流程中via電阻增加的更多問題,當然也會對應的提升電晶體性能、降低功耗。將供電網路和資料連接進行解耦,在過去這麼多年來都是晶圓代工廠的技術熱點。 只不過台積電並未提到N2P將會帶來多大程度的性能、功耗表現、電晶體密度的提升。AnandTech說backside power rails能夠帶來「個位數功耗表現提升」和「兩位數的電晶體密度提升」——如此看來,N2P會比N2實現比較大幅度的同代演進。     值得一提的是,從台積電目前的計畫表來看,其N2製程家族還有個N2X製程——類似於N3時代的N3X,是個性能增強版製程,主要針對HPC的應用,如高階CPU。不過,具體情況未知。 從上述所有資料來看,預期台積電N2和2GAP最早需要等到2026年,Intel 20A的問世起碼也得到2025年——而且這些時間的可靠性都還相當值得懷疑。不過2nm時代的市場競爭或許會變得更加慘烈,不僅是因為元件新結構的全面變遷和技術演進,還在於Intel和三星都有在2nm節點與台積電一較高下的決心。 本文原刊登於EE Times China網站      
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