Cadence推出全新Certus設計收斂方案

作者 : Cadence

益華電腦(Cadence Design System)推出全新的Cadence Certus設計收斂解決方案(Closure Solution),以應對晶片層級設計在尺寸及複雜性上所面臨日益增長的挑戰。

Cadence Certus 設計收斂解決方案的環境可自動作業,同時加速設計時程,整個設計收斂週期–從簽核優化到佈線、靜態時序分析(STA)和萃取,由數周縮短到一個晚上即可輕鬆完成。該解決方案能支持最大尺寸的晶片設計專案,給予無限的設計容量,與當前的設計方法和流程相比,生產率大幅提高了十倍。

針對當今超大規模運算、5G 通訊、行動裝置、汽車和網路等新興應用領域,Cadence Certus 收斂解決方案能緩解產品開發上面臨的設計瓶頸及複雜性。在導入 Cadence Certus 收斂解決方案之前,全晶片收斂流程包括從全晶片組裝、靜態時序分析、優化和簽核等,過程完全手動且繁瑣冗長,加上靜態時序分析需優化且簽核超過上百個分析場景,整個流程讓設計人員需經數月時間才能完成收斂。新解決方案提供了一個完全自動化的環境,以大規模的分佈實現卓越的優化和簽核。

此解決方案透過與Cadence Innovus設計實現系統和 Tempus時序簽核解決方案共同的引擎,進行同步的全晶片優化,藉此可省去晶片主設計者與模塊設計者之間的重複循環動作,同時使設計團隊快速做出優化和簽核決策。此外,結合Cadence Cerebrus Intelligent Chip Explorer的優勢,可從模塊層級到全晶片的簽核收斂流程中,讓設計人員體驗額外的生產力提升。

 

 

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