半導體與電子產業正努力適應製程節點微縮至28奈米以下之後的閘成本(gate cost)上揚;如下圖所示,在製程微縮同時,每單位面積的邏輯閘或電晶體數量持續增加,其速率高於晶圓片成本增加的速率。在另一方面,當製程特徵尺寸縮減時,晶片系統性與參數性良率會降低,帶來較高的閘成本。

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在理想環境下,每單位面積良率(yield per unit area)會與特徵尺寸的縮減一致,因而帶來閘成本的下降;不過現實情況並非如此,因為越來越多的疊對(overlay)等等因素會影響良率。當製程特徵尺寸縮小,也會帶來性能提升以及整體功耗的降低,但代價是更高的閘成本。

製程節點轉移至5奈米,需要採用深紫外光(EUV)微影技術;EUV雖然可以減少多重圖形(multiple patterning)步驟以及疊對問題導致的良率損失,晶圓處理成本將會提升,因此導致閘成本跟著提高。半導體產業可以採用現有的技術藍圖嘗試提高系統與參數良率,或者是評估其他的技術選項。

180奈米(0.18微米)晶圓代工市場的需求量仍然很高,而28奈米的12吋晶圓產量在接下來10~15年將超過150K WPM;因此,新一代的製程技術選項可以擁有約20~30年的生命週期。

除了FinFET之外的技術選項是FD-SOI,對該技術功能的分析顯示,其性能與功耗等同於甚至超越FinFET;雖然FinFET結構能為數位設計提供優勢,但在高頻以及類比混合訊號設計方面,FinFET架構卻有成本與技術上的劣勢。

相較於其他製程技術選項,物聯網(IoT)與Wi-Fi組合晶片等應用,能以FD-SOI達到最佳實現。下表是以16/14奈米FinFET與14奈米FD-SOI晶圓製造成本的比較;分析顯示,14奈米FD-SOI晶圓成本比16/14奈米FinFET低了7.3%,最重要的原因是前者光罩步驟數較少,因此也縮短了晶圓廠生產FD-SOI晶圓的週期。

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雖然晶圓成本很重要,對使用者來說還有一個更重要的因素是閘成本;這些成本的比較如下表所示。閘成本是基於晶圓成本、晶片尺寸、產品良率的組合,假設FinFET與FD-SOI兩種製程技術生產的晶片尺寸相當,14奈米FD-SOI的閘成本比16/14奈米FinFET低了16.6%,而晶圓廠指標(wafer fab metrics)也相當。這顯示了FD-SOI頗具競爭力的優勢。

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此外FinFET製程與FD-SOI製程產品的性能也差不多,FD-SOI的功耗則因為使用反偏壓(back biasing)與閾值電壓(threshold voltage)而低於FinFET;反偏壓是在FD-SOI環境中達成性能與功耗權衡的關鍵因素。

FD-SOI可望微縮至7奈米節點

ARM發表過一篇分析報告,指出Globalfoundries的22奈米FD-SOI技術,能讓很多設計在性能與功耗方面與14LPP製程媲美;而期望14奈米FD-SOI能擁有更低的成本,並有效因應許多正嘗試以10奈米或7奈米FinFET製程實現之設計的性能與功耗問題。

此外,法國研究機構CEA-Leti已經分析過了將FD-SOI製程微縮至7奈米的潛力,其結果如下圖所示;能微縮至7奈米,意味著FD-SOI可以擁有超過30年的生命週期,特別是針對物聯網以及其他低功耗混合訊號設計。

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Globalfoundries已經建立了22奈米FD-SOI晶圓產能,並證實在數位、混合訊號與RF功能性方面表現優異;三星電子(Samsung Electronics)建立了28奈米FD-SOI產能,採用該製程實作的設計數量正快速增加;意法半導體(STMicroelectronics)也有28奈米FD-SOI產能,而且是第一家能顯示該製程超越28奈米高介電金屬閘極(HKMG)塊狀CMOS製程的競爭力。

對於14奈米FinFET技術的採用者來說,轉移至14奈米FD-SOI製程可取得明顯的好處;製程轉移成本應該不高,因為後段製程(BEOL)可以是相同的。雖然新的程式庫與IP還需要開發以及認證,14奈米FD-SOI製程的生命週期應該有20~30年。

FD-SOI是FinFET與三閘極電晶體架構(Tri-Gate)的互補技術;對半導體產業來說很重要的是,最佳技術應該是針對關鍵應用,而非讓晶圓供應商聚焦於最大化FinFET結構的財務優勢。在法國南部以非常少量專業技術崛起的FD-SOI,現在已是具備全球市場能見度的高利潤技術,半導體業者應該考慮快速轉移至該製程以體驗其優勢。

編譯:Judith Cheng

(參考原文: FD SOI Benefits Rise at 14nm,by Handel Jones)