在日前於加州舉行的PCI SIG年度開發者大會上,包括Cadence、PLDA和Synopsys等業界廠商展示其PCIe 4.0實體層、控制器、交換器以及其他IP模組等產品規劃,包括一款採用PCIe 4.0規格的100 Gbit/s Infiniband交換器晶片。

下一代5.0傳輸規格:25或32 Gbits/s?

從PCI SIG批准最近的標準——8GT/s傳輸速率的PCIe 3.0版,已經有6年多的時間了。在展開4.0版本時,PCI SIG認為它應該會是最後一版採用銅纜的晶片至晶片互連規格了。然而,從那時起,乙太網路(Ethernet)與Fiber Channel陣營分別將銅互連技術推向了25和32 Gbits/s的傳輸速率。

「我們知道必須推進PCIe至下一代,只是還需要解決一些細節,」PCI SIG主席Al Yanes表示。

20160628 PCIe NT01P1 Cadence展示其Mellanox 100G Infiniband交換器晶片(左),採用PCIe 4.0跨越背板(中央)連接至控制器(紅色PCB右側)

「我們不能再玩編碼的把戲了,」Yanes指出,相較於前一代採用的8b/10b編碼技術,3.0版採用更高效的128b/130b編碼機制。「但再進一步升級至256b編碼方案,除了頻率提高以外,並不能帶來更多功能。」

需求就來自於普遍的預期。例如,網卡已經達到100Gbit/s的速率,接下來將會需要更快速的晶片互連,就像下一代繪圖處理器與固態硬碟(SSD)一樣。

對於擁有732家公司成員的組織來說,要建立一個適於從智慧型手機到超級電腦等一切應用的標準並不容易。隨著資料速率增加以及訊號餘裕縮漸,推出新版PCIe之間的時間已經從3年延長到7年了。

20160628 PCIe NT01P2 搭載PCIe 4.0介面規格的幾款晶片即將投片,Mellanox的交換機晶片就是其中之一

20160628 PCIe NT01P4 法國公司PLDA展示採用其FPGA交換機晶片的PCIe 4.0測試板

PCIe 4.0踏出第一步

0.7版的PCIe 4.0標準目前正在審核中,預計在下個月完成。接下來,工程師將針對0.9版展開一連串的實驗室測試,以驗證該規格的所有功能和參數。預計在2017年4月完成1.0標準。

該組織在一年前指出,希望能在2015年底前完成0.7草案中,並使其成為包含各種新功能的最後一個版本。「要讓組織中的所有成員具有共識,所花的時間比預期的更久,」Yanes表示。

在核准的功能中特別棘手的是所謂的「通道建模」(channel modelling),它可以讓系統工程師檢查眼圖以及確認互連的每一通道,以掌握其設計存在多少餘量。

「4.0規格已經存在很長一段時間了。我們有許多客戶準備在今秋投片採用這一介面規格的產品,因為他們知道目前的0.7版草案已經夠好了,」Synopsys IP部門產品行銷經理Scott Knowlton表示。

20160628 PCIe NT01P3 Cadence和Synopsys展示執行於其工作站IP功能區塊的PCIe 4.0通道建模特性

「我們有一個客戶最近投片串列解串器(serdes),他們覺得已經等待夠久了,不能錯過這一市場,因此,相關產品很快就能在市場上看到,相容性計劃也將隨之而來,」Cadence IP部門的一位PCI專家Arif Khan表示。

在今年稍早,IBM宣佈其下一代伺服器處理器Power9的規格,其中包括計劃支援PCIe 4.0。

為了達到更快的數據速率,4.0版的傳輸距離必須有所折衷,約為12-14英吋。因此,在3.0版開始普遍的重定時器(retimer)與訊號中繼器(redriver)將會更加被廣泛使用。

在此次大會上,Cadence和Synopsys都展示了可用於晶片IP功能區塊的通道建模功能。Cadence的晶片採用16nm FinFET製程,而Synopsys則宣稱其功能區塊可較前一代PCI功能區塊降低達20%的延遲,面積也減少了15%。

20160628 PCIe NT01P5 Pericom展示PCIe用12 Gbit/s訊號中繼器,成本約為重定時器的四分之一,該公司並預計要再過一、兩年才可看到16 Gbit/s規格的新款訊號中繼器

編譯:Susan Hong

(參考原文:PCIe 4.0 Heads to Fab, 5.0 to Lab,by Rick Merritt)