最近,第五種電路板管理架構出現了,它能夠提供目前最高的性能、安全性和靈活性,同時大幅減少設計工作量和建置成本。本文將探討這種全新的架構,主要著重於其提供的電源管理功能。

概述

我們通常將一塊電路板分為兩個功能模組(圖1)——負載管理(Payload Management)和硬體管理(Hardware Management)。對於大多數的電路板來說,負載功能部份佔整個電路板面積的80%至90%(資料/控制層和/或處理器)。剩下的10%至20%則為硬體管理部份,用於執行硬體級的監控/控制或內務處理。

20160816 Lattice TA31P1 圖1:在典型的電子系統中,硬體管理部份通常佔電路板面積的10%~20% (來源:Lattice Semiconductor)

遺憾的是,目前大多數硬體管理解決方案很難進行擴展以滿足越來越複雜的負載功能需求。例如,儘管硬體管理部份僅佔電路板面積的10%至20%,但這部份的設計和除錯所需的時間佔整個開發週期相當大的比重(30%至40%)。同樣地,硬體管理器佔用總材料成本(BOM)的比重也高得不成比例。

直到最近,一種全新的分散式架構面世了,它比其他架構更具有可擴展性,而且能以更低的BOM成本實現。為了便於瞭解分散式架構的優點,我們先討論最常用的四種硬體管理架構(圖2-5)如何建置電源管理功能,接著再深入探索分散式架構(圖7)。

基於控制PLD的電源管理架構比較

以下將就四款常用的電源管理架構進行比較(圖2-5)。

電源架構#1:基於CPLD的電源管理和內務處理

在這種架構中,電源管理功能被添加到板上控制PLD (CPLD)中。該CPLD監控輸入電源和每個DC-DC轉換器的‘Power Good’訊號(圖2)。使用CPLD實現時序演算法產生‘Enable’訊號用於負載電路上電,避免導致損壞或邏輯錯誤。該CPLD還可產生邏輯訊號,如重設(Reset)和Power Good等訊號,以確保負載元件能夠在上電時開始操作或在斷電時停止操作。它還負責產生序列,以便在斷電或偵測到故障時安全地停用電源。PLD易於支援事件導向的解決方案,可為不同的故障組合分別提供響應。

20160816 Lattice TA31P2 圖2:基於CPLD的硬體管理系統,可實現電源管理和內務處理功能

對於這類型的設計,所有的電源時序、保護和控制功能均使用CPLD實現,通常以VHDL或Verilog編寫。

優點:

  • 低成本
  • 直觀的架構,使得CPLD的時序邏輯易於因應新應用進行調整
  • 使用一種設計環境(常用Verilog)即可實現設計
  • 事件導向的架構能以靈活的方式對各種故障做出不同的回應

缺點:

  • 由於每個電源需要2條訊號通道,更大、更複雜的設計開始面臨更多CPLD I/O埠數以及電路板擁擠的挑戰
  • Power Good偵測不精確(通常為8%到20%的錯誤率)以及無法監控電源電壓的趨勢,導致可靠性降低
  • 添加自動測量功能(監控實際的電源電壓,而非Power Good訊號),必須添加1個A/D轉換器,增加了電路板的成本和複雜度
  • 需要電路板級工程師(具備數位電路經驗)建置所需的功能,在很多情況下,這一類的工程師並不是電源方面的專家

電源架構#2:採用電源管理IC置電源管理,並使用CPLD進行內務處理

在此功能拆分的架構中,1顆電源管理IC負責為電路板的DC-DC轉換器進行監控和定序(圖3)。因為電源管理IC能直接監控電源的電壓,還可執行微調和裕度功能。CPLD使用電源的Power Good狀態來產生必要的控制、狀態和內務處理訊號。

20160816 Lattice TA31P3 圖3:使用電源管理IC和CPLD實現的硬體管理系統

這些設計經常使用基於GUI配置的工具來定義電源管理IC功能,而CPLD邏輯則使用VHDL或Verilog加以定義。

優點:

  • 減少CPLD的I/O數量,因為‘Enable’功能可由電源管理IC執行
  • 電路板空間更寬裕,得以實現更簡化的佈局和更少的PCB層數
  • 藉由直接監控電源電壓,電源管理IC可取得更加精確的系統整體健康資訊,提高系統穩定度

缺點:

  • 電源管理IC增加了BOM成本——特別是需要多個元件時
  • 該架構可提供事件導向的響應,但是如果部署了兩個以上的電源管理IC就會增加設計複雜度
  • 為更複雜的設計調整序列將變得更困難——特別是當牽涉到為多個電源管理IC劃分功能時
  • 由於設計流程必須使用多個工具(GUI + VHDL/Verilog),可能需要多名工程師,而且會增加設計風險

電源架構#3:使用CPLD實現內務處理,並以PMBus實現基於MCU的電源管理功能

圖4中的架構使用微控制器(MCU)來控制數控負載點(DPOL)的電源時序。MCU使用電源管理匯流排(PMBus)來管理DPOL——PMBus是基於I2C匯流排的雙線通訊協定。CPLD負責板上內務處理功能以及控制帶有類比控制介面(APOL)的任意負載點DC-DC轉換器。為了簡化軟體設計,大多數基於MCU的電源管理設計採用時間序列方案。

20160816 Lattice TA31P4 圖4:使用CPLD和MCU共同實現的硬體管理系統

基於軟體的電源管理存在另一個潛在缺點,即需要更長的故障回應時間(通常需要10~15毫秒,而CPLD的回應時間則是微秒級的)。對於需要更快回應時間(或者是事件導向的序列)的某些故障來說,可添加CPLD作為第二道保護措施。

實現基於軟體的電源管理需要用於MCU的軟體和CPLD設計的VHDL或Verilog。

優點:

  • 設計十分易於進行調整(僅針對基於時間的序列)
  • 豐富的軟體開發工具,使得基於MCU的解決方案能夠更快、更方便地進行除錯。
  • 升級韌體即可快速更改設計
  • 簡化PCB設計——DPOL周圍的佈線更有餘裕

缺點:

  • 更昂貴的BOM成本
  • 難以針對事件導向的序列需求調整設計
  • 需要多種設計工具(Verilog/VHDL+軟體)
  • APOL和DPOL混合控制解決方案存在以下多項缺點:(1)較難模擬(2)硬體管理功能僅能在原型板開發環境中進行測試(3)複雜度增加了系統除錯時間

電源架構#4:使用CPLD與晶片上ADC實現電源管理和內務處理

為了克服Power-Good訊號不精確導致的問題,可使用配備晶片上類比數位轉換器(ADC)的CPLD來監控板級電源電壓。在此架構中,CPLD建置使用晶片軟/硬處理器核心的電源管理功能,而內務處理功能則由硬體邏輯實現(圖5)。

20160816 Lattice TA31P5 圖5:使用配備晶片上ADC的CPLD實現硬體管理系統

針對這種類型的設計,設計工程師常常以軟體開發電源管理功能,以及使用VHDL/ Verilog開發其他內務處理功能。

優點:

  • 該解決方案十分易於進行調整或搭配其他設計
  • 結合電源管理和內務處理功能,縮短設計時間
  • 該架構可為遠端系統管理器提供電壓遙測功能

缺點:

  • 需要更高密度與I/O接腳數更多的CPLD
  • 複雜的CPLD增加系統成本
  • 將低電壓類比遙測佈線至單一位置,將使電路板空間更加擁擠
  • 迫使數位電路工程師必須同時建置電源管理功能以及數位控制功能

分散式電源管理架構

上述的每一種解決方案都會使得相關設計做出不同程度的妥協,以在性能、靈活性、安全性、成本、複雜程度以及便捷性之間取得平衡。

隨著電源管理系統變得越來越大和越來越複雜,要做出上述妥協也變得越來越困難。而下文介紹的

分散式電源管理架構由於使用了低成本的類比感測與控制(ASC)電源管理元件,避免了上述其他架構在設計方面的許多讓步。這些ASC元件可實現完整的硬體管理功能(電源和溫度管理、控制通道以及內務處理功能,被統一稱作硬體管理功能)。

例如,萊迪思半導體(Lattice Semiconductor)的L-ASC10是一款硬體管理(電源、溫度和控制層)擴展器。它可與CPLD(如萊迪思的低成本MachXO2系列)配合使用,以實現電路板的硬體管理功能。圖6顯示硬體管理功能如何在L-ASC10及其輔助晶片MachXO2CPLD之間進行劃分。

20160816 Lattice TA31P6 圖6:L-ASC10遠端感測和控制元件

每一條類比感測通道都可透過兩個獨立的可程式比較器進行監控,支援高/低以及輸入/輸出(視窗比較)監控功能。ASC和CPLD之間的通訊則透過一條3線序列匯流排(Tx/Rx/Ck)實現。

接下來,我們將會看到使用單條序列匯流排監控多個電源電壓時,可大幅降低PLD所需的I/O數量。

電源架構#5:由CPLD和ASC元件(提供分散式電壓感測和控制)實現的電源管理和內務處理功能

在分散式硬體管理架構中,CPLD使用幾個外部ASC元件監控電源電壓,並傳輸‘Enable/Disable’指令至DC-DC電源,並執行其他內務處理功能。

20160816 Lattice TA31P7 圖7:使用分散式架構實現的硬體管理系統

電源管理和內部處理功能均可使用GUI工具、VHDL/Verilog或結合上述兩者實現。

優點:

  • 常見的3線匯流排最大程度減少所需的CPLD I/O接腳數
  • 簡化的PCB佈線,大幅提升電路板餘裕
  • 整個系統可採用一種設計環境(GUI或VHDL/Verilog)進行開發
  • 分散式架構是高度可擴展的
  • 電壓、電流和溫度監控功能整合於ASC元件中,降低解決方案成本
  • 整合電源管理和內部處理功能,縮短設計時程
  • 採用萊迪思的標準電源除錯套件,大幅縮短電路板除錯時間

總結

隨著電路板級系統的設計複雜度日益提高,硬體管理系統在設計工作量和BOM成本這兩方面所佔的比重越來越大。使用CPLD和POL電源實現某些或所有的管理功能,可減輕上述趨勢帶來的困難,然而此時成本變成了攔路虎。現在,分散式硬體管理架構面世了,可透過3線序列鏈路將CPLD連接到低成本的感測元件。除了降低設計複雜度、電路板空間要求以及BOM成本之外,該架構還可使用多種類比和數位工程師常用的工具進行建置。

(參考原文:Comparing CPLD-Based Circuit Board Power Management Architectures,by Shyam Chandra, Lattice Semiconductor)