近兩年來市場最熱門的物聯網(IoT)應用,對IC設計領域帶來了不小的衝擊;如EDA供應商益華電腦(Cadence)資深副總裁暨策略長徐季平在該公司年度使用者大會CDNLive接受訪問時所言,物聯網雖然對驅動先進半導體製程的作用不大,卻因為五花八門的應用而催生了多樣化的設計需求,甚至讓許多非IC設計業者也開始投入晶片設計陣容。

「物聯網為我們帶來了很多新的客戶;」徐季平表示,物聯網其實並非新概念,已經發展了一段時間、也可說已經起飛,其商機在於系統應用與服務,因此有越來越多系統業者、甚至網路服務業者開始自行設計晶片。

物聯網相關應用對通訊、混合訊號IC設計與結合軟硬體的系統級設計方案需求特別多,雖然這類設計是以複雜度低的成熟製程節點為主,對EDA供應商來說仍是商機;徐季平表示,類比/混合訊號設計向來是Cadence的強項,該公司也將持續投資此領域。

在此同時,對先進半導體製程節點的推進,也一直是Cadence的使命;徐季平指出,10奈米技術已經就緒、即將進入量產,7奈米技術正緊鑼密鼓開發中,但就如同20奈米與16奈米,7奈米可說是10奈米的延伸,基礎已經打好、面臨的風險不高。

而徐季平也強調,當製程持續微縮、晶片設計複雜度也不斷提升,對10奈米以及接下來的7奈米節點,量產並不是問題,最佳化設計才是最大的挑戰;EDA供應商提供的驗證、分析工具在其中扮演了重要角色,EDA供應商與IP供應商之間也需要有更緊密的合作。

至於5奈米節點,徐季平認為極紫外光(EUV)微影技術會是一個關鍵,因為如果EUV未能就緒,多重圖形(multi-patterning)會成為嚴重問題,必須借助EUV才能簡化設計規則;然而EUV將會帶來的成本,以及該技術的可靠度仍然充滿未知數,畢竟每一次製程演進都會帶來許多新挑戰,產業界要克服某個節點,都得經過許多「精煉」的過程。

而除了繼續朝製程微縮邁進,先進封裝技術也成為另一個選項;徐季平表示,先進封裝可分為兩大類,一是將感測器、記憶體…等不同類型元件整合在一起的多技術(multi-tech)整合,另一種則是將多片同類晶片整合在一起、延伸摩爾定律的多晶片(multi-chip)堆疊技術。

微型化先進封裝已經算是成熟技術,包括台積電(TSMC)等半導體大廠近來也積極推廣相關方案;徐季平指出,Cadence很早就投入SiP工具的開發,在市場上已經擁有領先優勢,能以平台化的解決方案協助客戶克服先進封裝設計與驗證方面的挑戰。