動態隨機存取記憶體(DRAM)的最大優勢是很小的佈局面積,尤其是1T1C DRAM單元可達到最小的佈局面積,其硬體電路相對於靜態隨機存取記憶體(SRAM)則有較複雜的控制電路、存取電路以及更新電路,它的半導體製程技術在使用深溝電容之後就不再是標準的製程技術所能生產的晶片。當半導體製程技術逐漸微縮之後,深溝電容也逐漸難以製作,然而這時又有新的鰭式(FinFET)電容以及新的製程技術。

DRAM的技術瓶頸在於電晶體的洩漏電流並未隨著半導體製程技術的微縮而減小,電容器會受到直接穿隧電流的因素而難以微縮,而且電容值也難以增加。因此,本文將會針對DRAM的未來發展提出新的製作技術、控制技術以及存取技術,以補償電晶體的洩漏電流以及電容器的直接穿隧電流。

目前的控制/存取技術瓶頸

圖1(a)樣本是一個2×2 1T1C DRAM單元陣列,該陣列有2條字組線(WL)以及2條位元線(BL),總共4個DRAM單元。目前的存取技術在對電容器C01進行讀取時會將資料訊號BL00當成‘+BL’,以及將資料訊號BL10當成‘-BL’,然後進行預充電,這將會使得導線BL00與BL10的電壓值維持在1/2Vdd;在預充電完成之後則使得控制訊號WL0導通電晶體M01,並且控制訊號WL1截止電晶體M11;接著,經由差動放大器增強訊號以及進行回寫(rewrite);最後則是導通讀取通道來獲得資料訊號BL00的電壓值。

由於目前的存取技術是在進行預充電之後將‘-BL’當成‘+BL’的參考電壓,然後用來判斷電容器C01的電壓值所對應的資料值,相對地,也會將‘+BL’當成‘-BL’的參考電壓,然後用來判斷電容器C11的電壓值所對應的資料值。因此,目前的存取電路會增加一倍的訊號連接點來完成差動訊號的偵測動作。

圖1(b)的樣本用來表示1T1C DRAM單元具有1條洩漏電流路徑,DRAM單元的電晶體在汲極(Drain)與源極(Source)之間會有洩漏電流,其中,BL訊號會耦接至提供上拉電流的PMOS,也會耦接至提供下拉電流的NMOS,就算是在未進行存取的保持期間也存在上拉洩漏電流以及下拉洩漏電流。上拉洩漏電流會經由DRAM單元的電晶體而對電容器進行微量充電,下拉洩漏電流會經由DRAM單元的電晶體而對電容器進行微量放電。因此,被寫入資料值為‘0’的電容器就會逐漸趨近1/2Vdd,被寫入資料值為‘1’的電容器也會逐漸趨近1/2Vdd,這樣的結論就是能夠判斷儲存狀態的電壓閾值會隨著儲存時間而減小,而且最長的更新時間可由簡略的數學式來表示:

1/2Vdd×RC

透過圖1(a)可解釋電晶體的洩漏電流如何影響電容器的充電與放電,並且在每一次完成存取之後將會減短理想化的更新時間。當處理器要從記憶體的‘第0位址’(address 0)讀取資料時,DRAM晶片的控制電路會先進行預充電,將‘+BL’以及‘-BL’維持在1/2Vdd,這時,電晶體M01與M11的洩漏電流會對電容器C01與C11進行較強的充電或放電,目標電壓就是1/2Vdd。因此,在預充電的期間內會影響電容器的電壓值。

接著,DRAM晶片的控制電路會使得控制訊號WL0導通電晶體M01,並且控制訊號WL1截止電晶體M11;這時,電晶體M11的洩漏電流會對電容器C11進行較微弱的充電或放電。當DRAM晶片的控制電路進行回寫之時,電晶體M11的洩漏電流會對電容器C11進行較強的充電或放電。以上的操作流程是獲得第0位址的資料值,所以,更新時間會隨著存取操作的次數而減短,可使用簡略的數學式來表示:

1/2Vdd×RC-[(Precharge time)+(Access time)+(Rewrite time)]

使用高介電常數的絕緣體來製作電容器就可以忽略直接穿透電流的影響,並且在1T1C DRAM單元之中,影響最大的是電晶體的洩漏電流,除此之外,在汲極與基極(Bulk)之間還會有二極體的逆向電流,當溫度逐漸增高之時也會逐漸增加逆向電流。

經由上述的技術分析得知DRAM的技術瓶頸在於製程技術的微縮、控制技術的複雜度、存取技術的低效率,以及更新時間的縮短,當然還有預充電所造成的延遲時間。

20170926_DRAM_TA31P1 圖1:(a)1T1C DRAM單元陣列;(b)DRAM單元的洩漏電流路徑

創新的控制/存取技術途徑

圖2提供的樣本是8×8 1T1C DRAM單元陣列,該陣列有8條字組線以及8條位元線,總共64個DRAM單元;其中省略了WL2至WL6以及BL2至BL6。圖2與圖1(a)的最大差異就是未將位元線當成‘+BL’以及‘-BL’,因此,存取電路的導線可以減少一半的訊號連接點,這樣就可以降低電路佈局的複雜度,當然也會減少訊號干擾。

在解釋圖2的操作流程之前,必須先了解不同於使用1/2Vdd判斷儲存狀態的存取技術,請先參考圖3,這是對1T1C DRAM單元的電容器進行判斷儲存狀態的示意圖。在寫入期間,當電晶體M01導通之後,位元線BL0就會立刻對電容器C01進行充電或放電,然後會截止電晶體M01。DRAM單元的電壓Vcell在進行任何存取動作之前,如果在充電時處於高電壓的電容器將會逐漸放電,而在放電時處於低電壓的電容器將會經由控制技術來抑制充電。

而在讀取期間,當電晶體M01導通後,處於低電壓的電容器不會對位元線BL0進行放電,或者止於微弱的放電現象,而處於高電壓的電容器就會對位元線BL0進行放電,這時就要有一種準位鑑別電路來判斷電壓值的大小,然後將低電壓的資料值視為‘0’,將高電壓的資料值視為‘1’;其中,準位鑑別電路的訊號雜訊比以及電壓增益將可決定判斷資料值的準確度以及更新時間,最長的更新時間可由數學式來表示:

[Vdd-(discerning voltage)]×RC

其中,鑑別電壓(discerning voltage)受限於準位鑑別電路的總效益。

新的控制技術以及存取技術由以下的操作流程來完成:在寫入時,DRAM控制電路會先導通電晶體M01至電晶體M08,然後將位元線BL0至BL7的電壓值寫入電容器C01至二極體D08,最後截止電晶體M01至M08。在讀取時,DRAM控制電路會先將位元線BL0至BL7的電壓值降到低電壓,然後導通電晶體M01至M08,此時,電容器C01至二極體D08會對位元線BL0至BL7進行放電,緊接著,存取電路會判斷資料值,並且直接進行回寫,最後截止電晶體M01至M08。其中,DRAM控制電路會抑制電容器的電壓值。從上述的操作流程而得知更新時間會受到存取操作以及控制操作而減短,可使用數學式來表示:

[Vdd-(discerning voltage)]×RC-[(Control time)+(Access time)]

經由上述的技術分析而能得知新的技術可以降低控制技術的複雜度、提高存取技術的效率、以及延長更新時間,還有減短潛伏時間。

20170926_DRAM_TA31P2 圖2:1T1C/1T1D DRAM單元陣列

20170926_DRAM_TA31P3 圖3:充電、放電與保持電流的單元電壓波形

保持方法與控制技術

在CMOS製程技術、金屬導線與矽基板之間的等效電路包含許多電容器,所以,目前的DRAM單元是使用預充電來保持圖1(a)所示的位元線BL00與BL10的電壓平衡,然後使用差動放大器來偵測‘+BL’與‘-BL’之間的差動電壓值。圖1(a)的記憶體陣列架構配合上述的控制流程就會產生延遲,造成存取效率難以提升,導致現今的高速處理器必須增加快取記憶體來補償。

圖2的記憶體陣列架構已經捨棄雙位元線的差動偵測,又從圖3的電壓波形示意圖來看,放電之後的單元電壓值要維持在低電壓,如果等待電壓值被拉升至1/2Vdd之後則難以在短時間之內降低至低電壓;再者,當低電壓的儲存狀態被逐漸拉升至1/2Vdd之時,高電壓的儲存狀態也會被逐漸降低至1/2Vdd,這時已經難以回復單元的儲存狀態。所以,圖2的記憶體陣列架構必須配合新的控制流程以維持單元的儲存狀態,並且減短潛伏時間,進而提升存取效率。

圖4是單元電壓波形圖,當低電壓的儲存狀態被拉升至保持電壓Vhold時,控制電路會抑制電容器的電壓值,在抑制後就會回到低電壓的儲存狀態,然後就是如此反覆動作;上述的動作流程即為「主動保持」(Active Hold)。圖5是用來解釋如何實現主動保持的電路方塊圖。圖1(a)經由預充電保持位元線的電壓平衡,新的控制技術隨時保持位元線的電壓平衡,如此的方法像是將預充電的時間分散開來。

圖5的字組線WL0至WLn在此定義成一般的定址空間,字組線WLh在此定義成特殊的定址空間,用於偵測單元電壓是否到達保持電壓;這樣的定義也表示一般的定址空間用來儲存使用者資料,特殊的定址空間則用於儲存系統資料。位元線BL0至BL7隨著資料寬度而設計,在此假定其資料寬度是8位元;位元線會連接許多單元,這些單元的數量與一般定址空間的尺寸相同,每一顆電晶體的洩漏電流會流過與其相連的各條位元線,因此每一條位元線的電壓皆會受到儲存狀態的影響,所以,每一條位元線皆要有各自的偵測電路以及控制電路來維持每一條位元線的電壓。

除此之外,DRAM晶片在啟動或首次對某一區塊進行寫入前,要先對特殊的定址空間寫入初始值,之後也要根據實際的工作狀態來設定特殊的定址空間;其中,WLh的定址空間不必使用位址訊號,而是使用額外的控制訊號以控制WLh。如果位元線被維持在高電壓,電晶體的洩漏電流就會對電容器進行充電,反之,位元線被維持在低電壓,電晶體的洩漏電流就會對電容器進行放電,因而可取其折衷之道;圖1(b)表示的洩漏電流路徑會拉升位元線的電壓值,那麼偵測電路所要產生的觸發訊號就必須等到低電壓的儲存狀態被拉升至保持電壓時,緊接著,控制電路會收到這觸發訊號,然後降低位元線的電壓值。根據上述的原理,「保持偵測器及控制器」的電路方塊圖就在輸入端接收位於特殊的定址空間的單元電壓值,其輸出端則連接位元線。

圖5顯示用於偵測偵測單元電壓的特殊定址空間是被安排到一般定址空間的尾端,這樣的繞線方法是考慮到電路佈局的訊號特性。在進行電路佈局時,位元線的電壓驅動器是在一般定址空間的頭端,於是靠近電壓驅動器的記憶體單元會受到較為強壯又劇烈的起伏變化,到了一般定址空間的尾端,金屬導線與矽基板之間的等效電容器會緩和劇烈的變化,所以保持偵測器可以接收到較平緩的單元電壓值;再者,當控制電路進行動作時,保持偵測器不會對於正在下降之中的電壓值產生誤動作。

20170926_DRAM_TA31P4 圖4:保持電壓的單元電壓波形

20170926_DRAM_TA31P5 圖5:1T1C DRAM單元陣列的主動保持

在製程上使用新的實體結構

有鑑於半導體製程技術的微縮導致電容器難以製作、電晶體的洩漏電流也無法減小,本文在此提出新的對策,以減緩製程技術帶來的衝擊。由於電容器在微縮後就要考慮直接穿隧電流,而且也可能使用特殊的製程技術,這時就可以考慮使用二極體來取代電容器,因為電晶體以及二極體皆是在半導體製程中的基本元件。

圖2的電晶體M08連接二極體D08,其中,電晶體與二極體皆可由標準的CMOS製程技術製造。二極體的實體特性是在逆向偏壓時產生空乏電容,其等效電路就是電容器;再者,製程技術微縮也會減少二極體的逆向電流;雖然二極體的佈局面積可能大於深溝電容或鰭式電容,但可直接使用標準的CMOS製程技術來降低製造成本。在考慮到電容器的直接穿隧電流以及二極體的逆向電流後,DRAM單元的電容器與二極體更易於受到本體的放電現象影響,從而維持在低電壓,由此可知,半導體製程技術的微縮對於本文提出的控制技術與存取技術將會更加有利。

根據《IJMECE》期刊發表的‘Proposed Concept of Extending 8x8 4t1d Non-Volatile DRAMCell in 0.18um Technology’一文,作者Teena Susan Joseph提出1T1D DRAM單元電路圖,其中,二極體供應順向偏壓以形成擴散電容,而其等效電路也是電容器,並且大於二極體的空乏電容,但仍存在導通電壓與順向電流,所以二極體的擴散電容並沒有儲存電荷的效益。

圖2的電晶體可以使用高閾值電壓的電晶體形式減少洩漏電流,以及延長更新時間;再者,針對高閾值電壓的電晶體M01/M08使用較高的電壓來導通NMOS,可以使電容器C01或二極體D08充電到達接近標準電壓值,因此可以再次延長更新時間。例如,正常閾值電壓的NMOS,其閘極電壓是1伏特(V),高閾值電壓的NMOS,其閘極電壓是2V;此時,DRAM控制電路的電晶體使用正常閾電壓的CMOS,DRAM單元的電晶體使用高閾值電壓的NMOS,連接電晶體M01/M08的閘極驅動器則使用高閾值電壓的CMOS,而且供應電壓為2V,於是電容器C01或二極體D08可充電到達接近1V,再者,高閾值電壓的電晶體M01/M08具有更小的洩漏電流,所以可以延長更新時間。

圖6是使用標準CMOS製程技術實現的1T1D DRAM單元結構圖,圖6(a)的實體結構圖顯示正常閾值電壓的NMOS與二極體的連接結構,圖6(b)的實體結構圖顯示高閾值電壓的NMOS與二極體的連接結構。其中,圖6(a)的二極體經由金屬導線連接到NMOS的汲極,而在圖6(b)則將NMOS的汲極直接置換成二極體的實體結構,如此可節省DRAM單元的佈局面積,並且減少繞線的金屬層,同時在保持期間額外形成1顆電容器。

20170926_DRAM_TA31P6 圖6:1T1D DRAM單元的雙阱結構

結語

1T1C DRAM單元的佈局面積是目前各種記憶體元件所難以達成的整合密度,再加上與CMOS製程技術的關聯性,因此具有製造成本的優勢。根據IEEE期刊的一篇文章指出,4T SRAM單元的佈局面積相對於1T1C DRAM單元趨近於4倍,即SRAM單元要微縮4倍才會接近DRAM單元的整合密度;再者,微縮後的良率以及製造成本也要能優於DRAM單元,才有與之匹敵的產品優勢。另外,新的記憶體元件也在角逐1T1C DRAM單元的產品地位,如果DRAM單元的控制技術與存取技術無法實現跳躍式的進步,那麼在半導體製程技術的微縮下也可能被SRAM或其他新的記憶體技術取而代之。

本文作者:湯朝景,曾任職經濟部智慧財產局專利審查委員,近年來發表多篇與記憶體技術相關論文