隨著摩爾定律(Moore’s Law)速度趨緩,半導體製程繼續朝7奈米、甚至5奈米以下節點微縮,將負擔龐大的成本與難以預測的高風險,如何「超越摩爾定律」(more than Moore)成為半導體產業界面臨的艱困挑戰;採用如同「微觀建築技術」將異質晶片堆疊整合的先進封裝技術,是突破此窘境的解決方案選項之一,而在近幾年來最受矚目的,又莫過於有十年以上發展歷史、良率已臻成熟,且逐漸被廣泛採用的扇出型晶圓級封裝(fan-out wafer-level packaging,FOWLP)。

能因應高階晶片堆疊所需的更高I/O密度需求,又因不必使用IC基板而能降低封裝厚度的FOWLP技術,在台積電(TSMC)等一線半導體製造商的持續投入研發與積極推廣之下,已經成功進駐無線通訊裝置、汽車,以及智慧型手機等眾多應用領域,成長前景看好。市場研究機構Yole Développement預測,整體FOWLP設備市場將由2017年的約2億美元,在2018年成長至近4億美元,FOWLP材料市場規模則可望由2017年的5,500萬美元,在2018年超越1億美元。

FOWLP技術發展至中途,又衍生出了以面積更大的方型載板─包括印刷電路板或是顯示器玻璃基板─進行扇出封裝製程的「扇出型面板級封裝技術」(Fan-out panel-level packaging,FOPLP);FOPLP與FOWLP同樣具備提升電氣性能與I/O密度、支援薄型化設計等優勢,並期望能藉由更大面積的生產進一步降低生產成本。

然而就如同FOWLP在發展過程中所遭遇的相同挑戰,FOPLP技術也須克服因為使用異質材料與非對稱架構所導致的晶片位移(die shift)、翹曲(warpage)、熱膨脹係數(CTE)管理等問題;這些問題甚至因為生產面積的增加而加劇。為實現更高密度重佈線層(RDL)、更精細線寬/線距(2/2μm),亦需要在封裝材料與設備方面的革新;目前已有業者將顯示器面板生產上的經驗與設備運用於FOPLP製程,例如利用可調整CTE的玻璃基板做為載板,以緩解翹曲與應力問題,不過目前FOPLP使用的載板尺寸並未標準化,與FOWLP在製程步驟上也有不同,因此可能出現全新的材料需求,也很難有一體適用的解決方案。

無論如何,技術進展是FOPLP成功與否的關鍵,要達成可接受的良率並能實現降低整體成本的理想目標,勢必需要一段時間的學習曲線,也需要半導體業界後段製程供應鏈所有部門,包括封裝業者、材料業者、設備業者、載板商、面板生產商等等的通力合作。為了替FOPLP技術的推進提供助力,並促進業界廠商的交流,國際半導體產業協會(SEMI)將於5月17日舉辦「扇出型面板級封裝研討會」,邀請來自聯發科、亞智、欣興電子、力成、SEMSYSCO、Hitachi Chemical等技術專家,從設計、設備、材料、封測等不同角度切入,探討FOPLP市場應用、技術趨勢,以及此創新封裝技術對整體半導體產業帶來的影響與未來展望。活動名額有限,歡迎即刻報名!

  • 日期/時間:2018年5月17日13:00-17:00PM
  • 地點:國立交通大學 交映樓國際會議廳CPT101 (新竹市東區大學路1001號)
  • 報名方式: SEMI會員公司可享有2 名免費名額。非會員每位報名費用NTD1,680 (含稅);非會員公司若為半導體產業IC設計、晶圓廠、封裝廠,及載板、面板相關領域廠商,經審核確認後可享有免費名額。
  • 報名連結:
    https://www.accupass.com/event/1804170150272081191692
  • 主辦單位:國際半導體產業協會(SEMI)