隨著工程師們競相解決錯綜複雜的相關問題,醞釀了20年的新世代微影工具終於來到大量問世前的最後一個階段──儘管極紫外光(EUV)步進機的大量生產面臨複雜的問題以及緊迫的時間,專家們仍然抱持樂觀態度。

好消息是,半導體產業界正眾志成城、積極推動技術進展;如比利時研究機構Imec的技術與系統執行副總裁An Steegen所言:「在過去,可能會有一家公司率先採用最新的半導體技術,但現在幾乎所有的邏輯製程技術供應商都跳進來、咬緊牙關努力並勇於承擔風險。」

Imec是荷蘭EUV微影設備大廠ASML的長期合作夥伴,他們與晶圓代工廠、半導體供應商攜手,現在的目標是解決該種有尺寸有一個房間大小、將用以製造新一代晶片的設備剩下的最後幾個主要問題;Steegen在Imec年度技術論壇接受EE Times採訪時指出,這很像是在2008年問世的FinFET電晶體,是很重大但充滿挑戰的半導體性能提升關鍵。

她表示:「人們比較過下世代節點的最糟情況以及舊節點的最佳情況,現在各方都同意FinFET是具備超高性能的元件;我學到的教訓是要對所有事情抱持懷疑態度…未來的半導體製程技術還有足夠進步空間,讓SoC設計工程師能得到他們想要的。」

而在筆者於Imec總部排隊等著喝咖啡時與一位有32年工作資歷的EUV開發老將閒聊時,他簡單表示:「現在有很多壓力…但我們正在取得進展。」

確實,三星(Samsung)的晶圓代工部門趕著在今年底於7奈米製程導入EUV,該公司的目標是超越最大競爭對手台積電(TSMC),後者正利用現有的浸潤式微影設備進行7奈米設計案的投片;台積電與另一家晶圓代工大廠GlobalFoundries也不落人後,他們打算在明年以EUV量產強化版的7奈米製程。

Imec預期,DRAM製造商會在D14+節點採用EUV技術──應該會在2021年記憶體半間距(half pitches)來到20奈米以下時。

目前Imec有兩個技術開發重點,有助於舒緩邊緣粗糙度(line-edge roughness)的問題,並消除所謂的隨機效應(stochastics)、隨機誤差(random errors)等造成觸點漏失(create missing)、觸點斷續(kissing contacts)的缺陷。那些誤差在今年稍早於對下一代5奈米節點十分關鍵的15奈米臨界尺寸首度被發現,但研究人員表示他們也在7奈米看到一樣的問題。

Steegen預期將會有混合式解決方案出現,這種方案會採用掃描機設定、光阻劑材料以及後期處理等方法的結合,以接續斷裂的線路、將粗糙部分抹平或是填補漏失的觸點。

晶圓代工業者可以提供更高劑量的EUV光源──例如80 millijoules/cm2──以擴大製程容許範圍(process window),但這會讓生產速度減慢;Steegen表示:「第一次實作時的最高劑量決定權在於各家晶圓代工廠。」

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工程師正在利用一系列的光罩調整、步進機設定、光阻劑選擇以及後期處理方法,來解決EUV的隨機誤差問題
(來源:Imec)

混合式解決方案以及放寬的設計規則

Imec正在開發能預測並定位隨機誤差可能在設計中出現的地方,以提供製程容許範圍的視野;但尋找缺陷往往非常仰賴快速的電子束檢測系統(e-beam inspection systems)。

隨著製程節點來到單奈米尺寸,研究人員開始將缺陷歸因於為小細節;舉例來說,一次EUV曝光中的光子數量,會影響化學放大光阻劑(chemically amplified resists),而其他種類的光阻劑性能也會因為所嵌入的金屬分子定向(orientation)而有所變化。

對此Steegen表示:「並非所有的光阻劑作用都一樣,它們因為不同基層而表現出的作用也會很獨特…我們仍在經歷一些基礎性的學習。」

為了簡化製程世代轉移,GlobalFoundries採取分階段EUV策略,在相對較寬鬆的7奈米節點只採用5層金屬;該公司技術長Gary Patton在Imec技術論壇上接受採訪時表示:「我們能夠以較低劑量運作並達到良好的生產量。」

Patton透露,GlobalFoundries將於今年稍晚採用浸潤式微影進行首次7奈米設計投片,是一款AMD處理器;接著是一款IBM處理器,然後有數款ASIC。

GlobalFoundries將7奈米節點的間距與SRAM單元製作得跟台積電的很類似,讓晶片設計業者如AMD能夠同時利用兩家晶圓代工廠;他表示,AMD「的需求會高於我們擁有的產能,所以我們對(AMD也委託台積電生產)這件事沒有意見。」

不過,GlobalFoundries在開發10奈米節點的同時會跳過5奈米節點,該公司認為前者會有適度的遞增收益;而該公司正在為下一代製程尋求財務與技術上的夥伴,有可能會朝3奈米節點邁進。

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微影技術人員現在將良率問題視為EUV需要考量的首要議題
(來源:Imec)

在面對眾多挑戰的同時保持樂觀

儘管有重重挑戰,Patton仍保持樂觀;他認為,儘管智慧型手機市場成長趨緩,產業界已經演變至進入AI時代,「新的無晶圓廠IC公司暴增」。在此同時,GlobalFoundries的FD-SOI製程將至今年底將擁有75家設計夥伴,目前已經取得36件設計案。

「很多人去年都在場邊觀望FD-SOI是否做得成,而現在結果已經很清楚;」Patton指出,該製程技術能支援低至0.4V的設計,並在今年秋天量產Grade 2車規版本。

GlobalFoundries與Imec的高層對於整體半導體技術藍圖的進展仍保持樂觀,不過有一些工程師開始在公開談論,電晶體速度的提升一般來說已經終結,電晶體密度與性能的進展則是一個節點比一個節點減少。

對此Imec正在協助晶圓代工業者開發一系列性能提升技術來補強,包括簡化的單元軌(cell tracks)、埋入式電源軌(buried power rails),以及晶片上電路堆疊(on-die circuit stacks)。

「一般來說我並沒有看到報酬遞減,」Steegen表示:「我對於3奈米與2奈米邏輯製程節點與記憶體技術藍圖發展感到樂觀,我們有足夠的資源…因此設計工程師會看到晶片面積的微縮,但他們可能需要在設計上做一些改變。」

因此Imec的晶片微縮核心專案,繼續每年以每年5~10%的速率成長;Imec執行長Luc Van den Hove執行長表示:「十年前,我們預期我們在先進CMOS製程技術方面的工作會持平發展,因為產業整併的緣故,但情況恰恰相反。」他指出,Imec的相關專案因為AI加速器晶片以及DNA儲存等新題材而增加。

編譯:Judith Cheng

(參考原文: EUV in Final Push into Fabs,by Rick Merritt)