隨著摩爾定律趨緩,為了以具成本效益的方式維持未來5G、AI等高效能運算(HPC)所需的功率與效能,以及實現各種IoT裝置所需的精巧尺寸與高整合度功能,近來藉由封裝技術,透過堆疊與整合異質晶片來達成「超越摩爾定律」(More than Moore)的目標,已成為業界的重要發展趨勢,更是驅動下一波半導體市場成長的重要力量。

事實上,異質整合(Heterogeneous integration)的概念早從1970年代就已開始,當時稱為MCM (多重晶片模組),主要是針對軍事與航太應用,整合三五族元件。一直到2005年,隨著智慧型手機的興起,業界開始朝系統級封裝(SiP)發展,特別是針對手機所需的藍牙、Wi-Fi以及多頻蜂巢式通訊技術,帶動了射頻模組的廣泛運用。

不管是MCM或SiP,它們採用的設計流程仍以PCB為主。而我們現在所談的異質整合,有別於過去僅整合系統中的部分功能,而是把先分別設計與利用最適切製程技術製造好的晶粒,包括記憶體、感測器、三五族類比或射頻元件、處理器等各種元件,利用3D技術整合至單一封裝中,以取得功率、效能、成本的顯著提升,這是僅靠單晶片製程微縮技術所無法達到的,而且需要IC與封裝協同設計的全新設計流程。

業者競逐 異質整合技術蓬勃發展

能夠實現異質整合的先進封裝有許多種形式,由於這是系統設計的全新變革,包括晶圓代工、封測、模組、以及處理器業者都試圖從其各自的角度切入這塊極具未來成長性的市場,如何建構完善的生態系統將會是業者的重要課題。

基本上,傳統的平面封裝先是朝2.5D技術邁進,這是指晶片以並排的方式,採用中介層(interposer)和重分布層(RDL)設計來進行整合。而3D封裝則是把多顆晶粒層層向上堆疊,除了底層晶粒之外,所有晶粒都需要透過TSV (矽穿孔)來傳遞訊號。最典型的應用包括,可將多顆高頻寬記憶體(HBM)堆疊在記憶體控制器上。若欲達到更高的整合度,還可結合2.5D和3D技術,例如,把GPU與HBM堆疊一起放在中介層上。而最新的WoW (wafer-on-wafer)技術則是把兩片包含SoC的晶圓接合在一起,如此可使相同面積內達到兩倍的SoC數量,進一步提升整合度。

此外,近來還出現了另一種稱為「chiplet(小晶片)」的全新設計概念。所謂chiplet,就是具備特殊用途或單一功能的KGD (known good die)或IP區塊;然後,在開發高效能系統時,就像堆「樂高」積木一樣,透過搭配選用適當的chiplet來達成所需的系統效能。此技術已成為美國國防部高等研究計畫署(DARPA)推動的電子復興計畫(ERI)中的一部分,並展開了通用異質整合與IP重複使用策略(CHIPS)專案計畫,有數家業者獲邀參與此一計畫,Cadence便是其中之一。同時,目前也已有領先的處理器業者發表了基於chiplet概念設計的3D封裝技術。

異質整合推動設計方法變革

從這些方興未艾的發展來看,我們可以預期,未來將會有更多樣化的異質整合技術出現,同時各種3D晶片技術也將廣泛應用在需要大量運算能力與記憶體容量的應用中,包括高階伺服器、AI和自駕車等。

而從設計的角度來看,顯然,在多晶粒的異質整合世界中,過去封裝與晶片設計兩個涇渭分明的領域勢必融合為一體,既有的設計方法論必須進行變革,才能實現更好的系統級整合設計流程。此趨勢亦將推動IC、封裝、電路板間設計流程的垂直與水平整合,以為從IC、封裝到電路板建立精簡且自動化的設計方法論。而不管是針對2.5D/3D或是chiplet-based系統設計,Cadence都已建立了能夠因應異質整合設計需求的解決方案,未來更將貫徹其持續推動的「系統設計實現」策略,助力業者朝此目標邁進。

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