台積電(TSMC)宣佈,在開放創新平台(Open Innovation PlatformR;OIP)之下推出5奈米設計架構的完整版本,協助客戶實現支援下一世代先進行動及高效能運算應用產品的5奈米系統單晶片設計,目標鎖定具有高成長性的5G與人工智慧市場。電子設計自動化及矽智財領導廠商與台積電已透過多種晶片測試載具合作開發並完成整體設計架構的驗證,包括技術檔案、製程設計套件、工具、參考流程、以及矽智財。

台積電5奈米製程已進入試產階段,能夠提供晶片設計業者全新等級的效能及功耗最佳化解決方案,支援下一世代的高階行動及高效能運算應用產品。相較於台積電7奈米製程,5奈米創新的微縮功能在ARMR CortexR-A72的核心上能夠提供1.8倍的邏輯密度,速度增快15%,在此製程架構之下也產生出優異的SRAM及類比面積縮減。5奈米製程享有極紫外光微影技術所提供的製程簡化效益,同時也在良率學習上展現了卓越的進展,相較於台積電前幾代製程,在相同對應的階段,達到了最佳的技術成熟度。

台積電完備的5奈米設計架構包括5奈米設計規則手冊、SPICE模型、製程設計套件,以及通過矽晶驗證的基礎與介面矽智財,並且全面支援通過驗證的電子設計自動化工具及設計流程。在業界最大設計生態系統資源的支持之下,台積電與客戶之間已經展開密集的設計合作,為產品設計定案、試產活動與初期送樣打下良好基礎。

5奈米製程設計套件及電子設計自動化工具驗證

最新的5奈米製程設計套件目前已可取得用來支援生產設計,包括電路元件符號、參數化元件、電路網表生成及設計工具技術檔案,能夠協助啟動整個設計流程,從客製化設計、電路模擬、實體實作、虛擬填充、電阻電容擷取到實體驗證及簽核。

台積電與設計生態系統夥伴合作,包括益華國際電腦科技(Cadence)、新思科技(Synopsys)、Mentor Graphics,以及ANSYS,透過台積電開放創新平台電子設計自動化驗證專案來進行全線電子設計自動化工具的驗證,此驗證專案的核心涵蓋矽晶為主的電子設計自動化工具範疇,包括模擬、實體實作(客製化設計、自動佈局與繞線) 、時序簽核(靜態時序分析、電晶體級靜態時序分析) 、電子遷移及壓降分析(閘級與電晶體級) 、實體驗證(設計規範驗證、電路佈局驗證) 、以及電阻電容擷取。透過此驗證專案,台積電與電子設計自動化夥伴能夠實現設計工具來支援台積電5奈米設計法則,確保必要的準確性,改善繞線能力,以達到功耗、效能、面積的最佳化,協助客戶充分利用台積電5奈米製程技術的優勢。

5奈米設計流程

除了工具驗證之外,台積電也攜手電子設計自動化夥伴完成更進一層的設計流程驗證,採用真實的設計來為客製化與數位設計進行整合工具流程的驗證。流程驗證著眼於利用電子設計自動化夥伴各自通過驗證的工具完成關鍵的設計實作要求。驗證標準涵蓋工具的功能準備就緒、穩健性、效能、實作與簽核工具之間的關聯性、以及與真實設計的設計要求符合程度。透過完備的工具與流程的開發、改善及驗證,台積電的客戶採用台積電5奈米製程技術能夠擁有最佳的解決方案將設計付諸實作,縮短設計周轉時間,達到首次投片即成功的目標。此外,台積電也提供參考流程支援行動及高效能運算應用,針對新的設計方法以提升設計的品質與效率。

基礎矽智財與第三方矽智財

台積電5奈米設計架構提供一個完備的矽智財組合,準備支援先進行動領域及高效能運算應用的需求。基礎矽智財包括高密度及高效能的標準資料庫組與記憶體編譯器,已可從台積電及其矽智財生態系統夥伴取得。

台積電矽智財夥伴也提供介面矽智財核心,支援行動運算及高效能運算,矽智財核心,例如LPDDR或 MIPI PHY,皆已完成優化以支援行動解決方案,優化的企業專用DDR PHY支援高效能運算專用的應用,其他的矽智財核心,例如USB及PCIe PHY,則支援兩者。這些5奈米矽智財核心已準備就緒來支援初始設計,矽智財矽晶報告已可從台積電及其夥伴取得。