2018年9月蘋果(Apple)發表了三款新手機,即iPhone XR、iPhone XS以及iPhone XS MAX,這「一門三傑」皆搭載了A12 Bionic晶片(圖1),而此晶片正是台積電(TSMC)新世代7奈米(nm)製程的產品,據Apple表示A12的整體性能較A11更高出15%,且功耗降低了50%。

知名跑分評測網站Geekbench更進一步指出,iPhone XS的跑分高達11266分,遠高於iPhone 8 (搭載A11)的10154分。目前已經有很多報告指出A12 Bionic晶片幾乎領先同一時期所有市面上的處理器,讓各家大廠望塵莫及,而這強大效能的幕後功臣,不得不說是來自於台積電的7nm先進製程。

本文將由材料分析的角度出發,深入淺出地一探台積電7nm製程。透過聚焦離子束(FIB)製備不同方向的靜態隨機存取記憶體(SRAM)區域結構(晶片中央核心區域的System Cache),輔助以高解析度的穿透式電子顯微鏡(TEM)影像分析技術,將有助於觀察奈米級尺寸的差異。而在成份的分析上,除了使用2K解析度的能量散佈光譜分析(EDS)結果顯示其成份分佈,並進一步使用電子能量損失能譜 (EELS)來呈現單位體積內成份的變化。

本文將分為兩大部份,第一部份是帶領讀者窺探台積電的A12 (iPhone XS;7nm製程)較其A11 (iPhone 8;10nm製程)兩代製程節點的蛻變演進。第二部份將使用新式的分析技術詳細解析A12鰭狀電晶體(FinFET)結構7nm製程技術之細節。

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圖1:A12 Bionic晶片

SRAM大小及密度

技術節點的數字越小,如16nm、10nm、7nm,電晶體的尺寸也就越小,但兩者數字間並無直接尺寸的關聯。其中一項客觀評估技術節點中真實的製程實力以及效能優勢方式為比較SRAM單元面積大小,因為當SRAM單元面積越小,表示在同樣尺寸大小的元件中可以植入更多的SRAM記憶單元,且電晶體縮小更可以降低供電電壓及功耗。

台積電在2017年國際固態電路研討會(International Solid-State Circuits Conference;ISSCC)上公開發表其7nm技術節點的SRAM單元面積將會比10nm縮減35%來到0.027 um2。我們使用FIB精準定位加上TEM影像實際呈現其SRAM狀態,圖2分別指出A11 (10nm製程)以及A12 (7nm製程)之晶片SRAM區域的TEM俯視圖影像(plan-view),紅框範圍即是一個SRAM的單位面積,我們分別列出了A11以及A12各別的單位面積的長寬,並計算得到其面積為0.0427以及0.0278 um2,整體單位面積較前一代面積減少了約34.9%。

此外,A12的SRAM區域之閘極間距(Gate Pitch)如台積電2017所聲稱的約55nm,較前一代10nm少了15.1%,而目前台積電已經公佈了下一代SRAM(5nm)的閘極間距訊息,預告將再縮減19%來到44nm,我們也將持續為讀者追蹤。

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圖2:A11 vs. A12的SRAM區域比較

鰭狀電晶體(FinFET)結構與特性

進一步探討有關FinFET的製程差異,首先我們製備了一個平行閘極的20nm薄樣品,僅保留閘極訊息,以確保此處無任何背影因素影響影像及元素判斷。輔助TEM的影像呈現的是A11以及A12中鰭狀矽基板的形貌(圖3),包含了完整的N-type Fins以及P-type Fins。這邊提供讀者一量測結果(皆以最右側N-type Fin),指出A11與A12的Fin寬度落在6.66與6.06nm,差距並不大,而在Fin高(Gate以上的部份)的結果,A11有42.18nm,A12則是52.21nm,足足比前一代多了10nm,相信這個設計符合FinFET增加通道面積的概念。

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圖3:A11 vs. A12的FinFET比較

在進一步為讀者揭露EDS元素分析前先與讀者分享一個觀念,在元件尺寸微縮之後,許多既有分析方法亦被推至檢測極限。以EDS元素成份分析為例,元件間距越來越小,TEM試片的厚度也必須越切越薄。超薄試片內待測材料的總量降低將造成分析困擾。此類樣品相較一般樣品可收集到的訊號量將急遽減少,一般情況只要拉長訊號收取時間即可。但超薄樣品經過高能量電子束轟擊後非常容易受到損傷、額外的質變或是擴散等情形,無法將樣品本質忠實呈現。

針對超薄樣品元素分佈分析,筆者以2048 x 2048畫素擷取EDS訊號,較平常常用條件高出16倍。其優點是能保有足夠的空間解析度以因應日益微縮的各層結構。此外,高解析成份分析對策中亦針對超薄樣品訊號不足此弱點進行強化,圖4即高解析(HD mode)與一般模式(Normal mode)比較圖(左方為A12之Fin top的EDS元素疊圖,右方則為圖上訊號強度分佈)。

以相同的試片及相同的位置進行方法比較,可發現高解析模式可以降低雜訊達 50.2%,影像清晰度明顯優於一般模式。下圖左亦指出降低雜訊對量測真實度的影響,以同一組High-k膜層進行量測,一般模式下量測分不清訊號終止點在何處,將可能帶來接近30%的量測誤差。在高解析模式下則可清楚標示膜層厚度,徹底提高分析精準度。

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圖4:高解析EDS成份分析技術

回到實際應用上,筆者以高解析EDS分析A12 FinFET (此處A11數據為筆者在一文中發表過),在材料選擇上,我們可以看到圖5的EDS mapping結果,7nm以及10nm的FinFET元素分佈在偵測極限內成分相近,並沒有出現以往不同的新材料,在2016年IEDM的文章中曾經提到過在P-Type Fins上添加鍺(Ge),能夠有效地提升電洞的遷移率,外界推測將在7nm中見到此製程,但在目前的數據顯示,7nm尚未將其使用在製程中。雖在FinFET結構上並沒有元素不同,但是數據顯示在連接閘極上方的一小段觸點(Contact),在7nm製程中材料由鎢(W)更換成鈷(Co)。

過去的報導指出在製程微縮時,觸點的尺寸不斷縮小時,由於過厚的連結層、阻障層以及容易生成的孔隙,終致填入W製程會非常困難。英特爾(Intel)先前就曾經透露其10nm的製程節點細節會使用Co在最底部的兩互連層,且2018年美商應材(Applied Materials)也曾提出Co將是之後金屬連線的解決對策。

在材料特性上,儘管Co的電阻(6.2µΩ·cm)並沒有比W (5.28µΩ·cm)低,但它擁有幾個獨特優點如:製程上不需成核層、只需較薄的阻障層、出色的填充能力(無孔隙)等的材料可靠處等,使它在眾多的候選材料中脫穎而出。台積電已先實現在7nm的Contact製程中了,相信在之後的製程中,不僅是在Contact,也可能會在M0以上發現其蹤影。另外一般認為不只是閘極長度會影響電性,所用選材料種類及結構也是主要影響因子,EDS結果顯示在這個部份並沒有更換材料,目前還是以Hf作為High-k材料,以Al、Ti、Ta、N為主要Metal Gate的元素。

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圖5:A11 vs. A12元素分佈

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