在「超越摩爾定律」(More than Moore)趨勢的推動下,利用3D先進封裝技術把記憶體、感測器、三五族類比/射頻元件、處理器等多顆晶粒整合至單一封裝中的異質整合技術,已成為推動新一代智慧裝置設計的重要關鍵。然而,為了實現此一目標並達成最佳化的設計結果,需要建立晶片、封裝與PCB間的協同設計與協同分析流程才有可能,這也對三個領域各自獨立的既有設計流程帶來了新的挑戰。

取代手動、容易出錯的既有流程

傳統以來,晶片、封裝與PCB間的設計流程是採取手動方式,不但耗時、而且容易出錯,特別是當設計涉及數千個接腳時,設計人員必須手動地根據IC的電氣屬性把接腳連接至封裝上,而且,每個設計人員各自負責不同部分的設計,晶片/封裝/PCB採用的設計工具也各不相同。

但如今面對異質整合技術,這樣的設計方式當然不可產生最佳化的結果,設計工程師急需要橫跨這三個領域的自動化協同設計與協同分析功能,才能夠加速設計,並完成更高效能、更具成本效益的系統開發。

Cadence是透過Virtuoso System Design平台來實現此一目標,把IC設計整合至Allegro 和Sigrity封裝/PCB設計領域,以提供無縫、自動化的設計流程。因此,對於整合多重異質晶片,包括RF、類比與數位元件的設計來說,此平台是一理想選擇,除了可支援建置與分析兩個主要的設計流程之外,還能加速開發時程並大幅減少錯誤的發生。

在建置流程中,Virtuoso System Design可從Virtuoso Schematic Editor擷取和管理系統/封裝級元件及其連接性。這意味著,封裝/模組級的設計細節能從現今許多IC設計人員已在使用的相同環境中取得,並藉此來建立其IC佈局的電路圖。此模組級的電路圖設計可用來正確地在Virtuoso (IC)與Allegro (封裝/PCB)領域之間執行電路佈局驗證(LVS)檢查。

過去,是採用不同的電路圖擷取工具來支援跨領域的建置流程,但是這些工具有許多的限制。現在,利用此平台,設計人員能從Virtuoso 環境中擷取模組級的設計資料,免除了IC與封裝設計間常發生的不連續步驟。

利用Virtuoso Schematic Editor和Virtuoso Analog Design Environment,能在單一平台中執行IC和封裝/系統級的設計擷取、分析和驗證。此外,Virtuoso System Design平台還能提供自動化的雙向介面,以連結至Cadence SiP等級建置環境和Sigrity PowerSI 3DEM萃取功能。

至於分析流程,Virtuoso System Design可匯入系統級連接性與佈局寄生資料到Virtuoso Schematic Editor中,以實現「系統感知」(system-aware)設計。透過單一的電路圖編輯器,現在,使用者能夠同時設計其封裝與IC基板。傳統以來,設計人員是使用彼此不互通的設計工具。利用此平台,使用者能夠透過分析來最佳化互連繞線,並掌握IC在封裝中的運作情況。

Virtuoso System Design平台還允許IC設計人員輕鬆地在IC驗證流程中納入系統級佈局萃取,透過結合封裝/PCB佈局連接性資料與IC佈局萃取電氣模型,能大幅縮短時間。自動化產生的「系統感知」電路圖能輕鬆用來建立最終電路級模擬所需的測試平台。

藉由貫通傳統以來晶片、封裝與PCB設計間的壁壘,Virtuoso System Design平台自動化了整個流程,設計人員無需再依賴既有手動、容易出錯的方式,便能把系統級佈局寄生模型整合回IC設計流程,顯著了提升設計效率與生產力。

總結

過去,由於封裝設計較為簡單,IC與封裝/PCB設計各自運作也不會有太大問題。但在異質整合趨勢的推動下,當封裝中整合了類比與RF元件,若IC設計人員不考慮這些元件會對其晶片在封裝中或PCB上帶來的影響,很有可能IC無法如預期的運作。透過簡化並自動化晶片、封裝與PCB間的設計流程,Virtuoso System Design可協助IC設計人員確保他們開發的晶片能夠正確地在封裝以及PCB上運作,以滿足新一代晶片的設計需求。