晶圓代工龍頭台積電(TSMC)於4月下旬在美國矽谷舉行的年度技術論壇上透露,為了從晶片「榨」出更多技術演進,該公司已在技術藍圖中添加了N5P製程與更多先進封裝技術細節。

要從最尖端的7、7+、6、5與5+奈米製程選項中找出一條路徑繼續前進,是一項越來越複雜的任務,但台積電研究發展/技術發展資深副總經理米玉傑對台下約2,000名與會者表示:「好消息是我們在可預見的未來仍然能持續看到製程微縮。」

在宣佈5奈米製程節點之後一年,台積電的6奈米製程選項準備進入風險試產;對此該公司總裁暨副董事長魏哲家還在技術論壇的專題演說中說笑:「我跑去問我的研發團隊他們到底在想什麼──是為了好玩嗎?所以下次如果我宣佈N5.5製程,你們應該也不會感到驚訝了。」

魏哲家在5月下旬於台灣舉行的台積電技術論壇,進一步解釋了為什麼是7奈米、5奈米,然後又跳回6奈米,而不是7、6、5奈米;「這不是研發人員的腦袋有問題,我們在研發7奈米製程時就知道EUV技術相當困難,到了5奈米製程時就更有經驗,然後又有了7+製程;從這過程中我們掌握了EUV的精髓與訣竅,為了將7奈米技術進一步優化,我們發明了6奈米製程。」

他指出,N6能與N7使用相同的設計規則與IP,採用7奈米製程的客戶可直接轉移;而因為多使用一層EUV,N6比N7更進一步降低製程複雜度與成本,並提升18%的邏輯密度。至於N6會對哪一類客戶特別具備吸引力?在先前的台積電第一季財報發布會上,台積電企業訊息處資深處長暨代理發言人孫又文舉例指出,對於已經採用N7的客戶來說,其下一代旗艦級產品仍會以N5為首選,但其二線產品就可以藉由採用N6製程來取得優於N7的性能提升。

台積電5奈米製程N5在3月開始試產,與現在已量產的7奈米製程N7相比,N5製程密度提升80%、速度提升15%、功耗降低30%。採用新的eLVT電晶體後,其速度提升幅度可達25%。而預計2020年試產的N5P與N5採用相同的設計規則,可以再將速度提升7%或降低15%功耗,部份來自於全應變高遷移率通道(fully strained high-mobility channel)的強化。

台積電還展示了一款來自其Fab 18新晶圓廠第一期生產線的N5晶圓,SRAM生產良率超過90%,邏輯晶片良率超過80%;Fab 18的第二期和三期廠房還在建設中,N5的一些關鍵IP功能區塊如PAM4 SerDes和HBM也仍在開發階段。

6奈米製程N6雖然缺乏N5在性能和功率上的提升,但與N7相比可縮小18%面積(比N7+小8%),並且可以使用現有的N7設計規則和功能區塊,但由於其用於M0繞線的關鍵設計庫仍在開發中,所以N6要到2020年第一季才會開始試產。

三星(Samsung)甫於4月底宣佈成功投片6奈米製程客製化晶片,而台積電在此時宣佈6奈米製程讓分析師頗感匪夷所思。對此市場研究機構Linley Group的 Mike Demler 表示:「我能想到的唯一答案,是他們預期客戶不會那麼快轉移至5奈米節點,因此提供可節省成本的6奈米製程。據推測,裸晶面積的縮小可抵銷新光罩組的成本。」

台積電在N7+的「幾個關鍵層」上採用了極紫外光(EUV)微影;N7+是該公司第一個採用EUV技術的製程,預計2019年第三季開始量產。N6會使用一個額外的EUV層,N5則會有「更多層」。由於採用了EUV微影,設計工程師應該可看到N7+節省約10%光罩,而N6和N5還會有進一步的節省。

最新的EUV微影設備支援穩定的280W光源,台積電希望能在年底達到300W,2020年可超過350W;而根據米玉傑表示,目前EUV微影設備運作時間已從去年的70%增加至85%,明年可望達到90%,「超越了我們的需求。」

但並非每個人都會被額外的製程節點選項「蠱惑」,如市場研究機構International Business Strategies,IBS)總裁Handel Jones就建議設計工程師台積電和三星的中間節點選項,「在這個有多元選擇的市場,客戶應該鎖定5奈米與3奈米,忽略諸如6奈米與4奈米等其他選項;」

Jones還提醒工程師們,要等到晶圓代工業者已經能在新節點上達到10萬片產能時再採用,以避免因早期漏洞而產生之開發和鑑定新IP功能區塊的成本(參考表1)。

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表1:隨著製程節點進展,所需成本也不斷上升。
(來源:International Business Strategies)

3奈米製程、先進封裝技術和專用模組

此外台積電也在會中報告了邁向3奈米與2奈米節點之研發成果,但沒有提及會需要的新電晶體。米玉傑表示,硫化物(sulfide)和硒化物(selenide) 2D材料具有良好的遷移性,因為其通道厚度低於1奈米,可以提供比7奈米閘極長度晶片更高的驅動電流。

隨著晶片尺寸微縮,台積電已開發出一種新的低k薄膜,對空乏(depletion)效應有更好的抵抗性。另外,使用新的反應性離子(reactive ion)蝕刻製程,可實現在30奈米製造常規金屬線。

在更多主流節點中,台積電表示其22ULL節點將支援電池供電晶片的0.6~0.9電壓;此外針對其28奈米節點的升級版,HDMI功能區塊仍在開發中,USB、MIPI和LPDDR區塊則在進行品質驗證。

在封裝技術方面,台積電提供了其最新封裝選項SoIC和WoW (Wafer-on-Wafer)的更多細節;其中,WoW僅適用於相同尺寸的兩顆裸晶,SoIC則可堆疊多顆不同尺寸的裸晶。這兩種封裝技術都鎖定行動裝置與高性能運算系統,目前仍在開發階段,預期要到2021年才會有採用新技術的商用產產品問世。

以上兩種封裝都是前段製程選項,以銅焊墊(copper pads)直接粘合晶片,互連間距從9微米(microns)起跳,並以矽穿孔(TSV)技術連結外部微凸塊(micro-bumps)。在第三季,台積電將開始為TSV設計提供巨集(macros),接著今年底還將推出熱模型。

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表2:各家晶圓代工業者製程節點現況。
(來源:International Business Strategies)

與此同時,台積電今年還準備擴展其2.5D CoWoS製程,以支援光罩尺寸兩倍之元件,明年還打算擴展到支援三倍光罩尺寸,以及在5個金屬層使用深溝槽電容,以因應訊號與電源完整性挑戰。

此外台積電也在技術研討會上透露為嵌入式記憶體、影像感測器、微機電系統(MEMS)和其他元件量身打造的7種專屬製程進展;這些專屬製程元件將更進一步被打包成與邏輯節點緊密結合的模組。

在RF-SOI技術方面,台積電正在從以8吋晶圓生產的0.18微米製程,轉移至以12吋晶圓生產的40奈米製程。針對5G手機應用,則正在最佳化毫米波(mmWave)前端模組使用的28/22奈米節點,以及mmWave與sub-6GHz收發器前端模組使用的16FFC製程。針對微控制器,嵌入式MRAM已於去年在22nm製程節點試產,電阻式RAM也將於今年稍晚開始試產。台積電業務開發副經理張曉強表示:「新興記憶體終於問世了。」

台積電今年資本支出估計105億美元,僅增加2%產能、達到一年1,200萬片12吋晶圓;該公司電晶圓廠營運資深副總經理王建光表示,其中大約100萬片晶圓是採用10奈米與7奈米先進製程。市場研究機構Tirias Research分析師Kevin Krewell表示:「這對台積電來說是一個堅實可靠的技術藍圖更新…有趣的是,台積電和三星都提升了EUV技術並超越英特爾(Intel)。」

本文同步刊登於電子工程專輯雜誌2019年6月號;Judith Cheng補充台積電技術論壇新竹場資訊

(參考原文: TSMC Steps Through 7, 6, 5, Moore,by Rick Merritt)