VLSI技術及電路研討會是微電子領域中頂尖的年度國際會議,今年於6月9日~6月14日在日本京都舉行,會中邀請台積電發表專篇論文闡述嵌入式磁阻式隨機存取記憶體(eMRAM)的研究現況,台積電另有三篇論文也獲得大會肯定選為亮點論文,共同探討今年研討會的主題 ──「將半導體推向極限,實現無縫聯結新世界」。

上述論文展現了台積電自先進邏輯電晶體使用的創新材料、特殊製程技術組合中的新興高效能嵌入式記憶體,到可協助客戶於效能與成本之間取得最佳優勢的系統整合解決方案等全方位的技術領先地位。

受邀論文

台積電受邀發表以「嵌入式磁阻式隨機存取記憶體技術近期進展與未來方向」為題之論文,闡述一項可望取代即將面臨微縮極限的嵌入式快閃記憶體的技術──非揮發性eMRAM。本論文陳述了具備銲錫迴焊(Solder Reflow)能力的22奈米eMRAM的研究成果,此項技術能夠在封裝過程中承受銲錫高溫,而且製造過程中預存的記憶體資料並不會在高溫封裝過程中流失。相較於28奈米嵌入式快閃記憶體,具備銲錫迴焊能力的22奈米eMRAM大幅減少所需增加的光罩層,其寫入資料速度與可靠度亦高度提升,相當適合應用於重視保留預存資料的產品,例如穿戴式及物聯網裝置。同時,本論文亦提出,若不需具備銲錫迴焊能力,有機會可更大幅降低eMRAM寫入資料功耗及讀取時間,而且仍能維持其非揮發性,呈現非揮發性的隨機存取記憶體的特性,諸多應用例如低耗電機器學習推論處理器皆能夠受惠於上述特性。

亮點論文

3奈米及更先進製程電晶體微縮面臨的主要挑戰之一,在於電晶體電子流通的通道不但要更短 ,同時也必須更薄,以確保良好的開關閘行為,因此衍生了二維通道材料的研究。台積電發表的「直接使用通道區域選擇性CVD成長法在SiOx/Si基板上製造的40nm通道長度上閘極WS2 pFET的首次展示」論文展示了使用一種有潛力的二維材料二硫化鎢(WS2)進行大量生產的可能性,利用產業所熟悉的的化學氣相沉積(CVD)半導體製程直接在矽晶基板上製造WS2短通道電晶體。原本生產WS2薄膜的傳統製程要求將材料先沉積於藍寶石基板,移除之後再放置於矽晶圓之上,相較之下,通道區域選擇性CVD提供了更加簡易的量產方法。本論文有助於量產未來世代電晶體的研究方向。

台積電其他兩篇亮點論文則是以整體系統層次出發,藉由小晶片(Chiplet)的組合建構出系統而非個別電晶體的方式來解決微縮的挑戰。不同於系統單晶片(System-on-Chip;SoC)將系統的每一個元件放在單一裸晶上,小晶片是將不同的功能分散到可以不同的製程技術生產的個別微小裸晶,提供了靈活性與節省成本的優勢,且面積小的裸晶與較大裸晶相比,本就具有更好良率。然而,為了達到與系統單晶片相當的效能,小晶片必須能夠透過密集、高速、高頻寬的連結來進行彼此溝通。

台積電以「適用於高效能運算的7nm 4GHz Arm核心CoWoS小晶片設計」為題的論文詳細介紹了CoWoS先進封裝解決方案中的7奈米雙小晶片系統。每個小晶片內建運作時脈4GHz的Arm核心以支援高效能運算應用,晶片內建跨核心網狀互連運作時脈可達4GHz,小晶片之間的連結則是透過台積電獨特的Low-voltage-In-Package-INterCONnect(LIPINCON)技術,資料傳輸速率達8Gb/s/pin,並且擁有優異的功耗效益,相較於最近其他論文所展示的類似連結解決方案的效能範圍則介於2 Gb/s/pin至5.3Gb/s/pin。

最後,台積電發表的「3D多晶片與系統整合晶片(SoIC)的整合」論文則是揭露了完整的三維(3D)整合技術,此項系統整合晶片解決方案將不同尺寸、製程技術,以及材料的已知良好裸晶直接堆疊在一起。論文中提到,相較於傳統使用微凸塊的三維積體電路解決方案,台積電的系統整合晶片的凸塊密度與速度高出數倍,同時大幅減少功耗。此外,系統整合晶片是前段製程整合解決方案,在封裝之前連結兩個或更多的裸晶。因此,系統整合晶片組能夠利用台積電的整合型扇出(InFO)或CoWoS的後端先進封裝技術來進一步整合其他晶片,打造一個強大的「3D X 3D」系統級解決方案。

除了上述的亮點論文之外,台積電亦對高通公司發表的論文「7奈米行動系統單晶片、5G平台技術及設計共同開發支援PPA與可製造性」做出貢獻,闡述高通Snapdragon SDM855行動系統單晶片及採用7奈米FinFET技術的全球第一個商用5G平台。