有說法認為SerDes實體層(PHY)的誕生是不平等的。因為最被接納的PHY需要提供不同特性的正確組合,同時滿足目標資料中心、高性能運算(High-Performance Computing,HPC)、網路連接和企業應用的多方面需求。

如今,系統級晶片(SoC)和系統設計人員正密切關注這些應用並尋求各種提高通道資料速率的方法。而112Gbps類比數位轉換器(ADC)長距離(LR) SerDes PHY就是一個強有力的競爭者,它以可接受的功耗和面積提供更高的性能。

以Rambus提供的版本為例,圖1展示了發送端(串列器)和接收端(解串器)部分。圖中開始描述的是類比電路。如功能區塊圖所示,收發器通道包括:一個串列器,用於格式化要通過線路發送的傳輸資料;一個符號編碼器(symbol encoder),用於擷取邏輯1和邏輯0或PAM-4資料;以及一個緩衝器,用於可靠地將資料輸出。

20190619_LRSerDesPHY_TA31P1

圖1:傳統ADC + DSP LR收發器結構。
(來源:Rambus)

如圖1右下角所示,接收器,或者說解串列器,配有靜電放電(ESD)保護元件,這對於處理這些高頻輸入訊號非常重要。ESD保護是至關重要的,因為隨著頻率的增加,電路也變得更加脆弱,因此需要更強大的ESD電路來避免故障。

接收器通道還包含一個配備連續線性時間等化器(Continuous Linear Time Equalizer,CTLE)和可程式設計增益放大器(Programmable Gain Amplifier,PGA)的輸入終端網路,用於驅動ADC。剩下的電路部分都屬於數位訊號處理器(DSP)部分。ADC之後是前饋等化器(Feed-Forward Equalizer,FFE)數位模組;它類似數位高通濾波器,可以調整訊號以匹配線路特性,調諧以電子方式進行。訊號條件和FFE輸出經過檢查和調整,以在各種通道上實現最佳回應。

FFE之後是決策回饋等化器(Decision Feedback Equalizer,DFE),它也是一種高通濾波器。顧名思義,FFE和DFE之間的區別就在於,DFE用於判定接收的符號(幾種電壓之一)。

此數位等化器(EQ) DFE的輸出還驅動時脈、資料恢復電路( Clock and Data Recovery,CDR)和自動增益控制。然後,DSP電路輸出的資料被傳遞到接收器(RX)介面,並最終由該介面將資料送出PHY。

在某些應用中,SoC或系統設計人員可能希望資料以不同的方式傳輸。比如,可以選擇在接收器的輸出端完成前向糾錯(Forward Error Correction,FEC),以改善接收資料的位元錯誤率(BER)。FEC透過發送冗餘資訊的方式實現糾錯。它傳輸資料的速度略快於所需的資料,因此冗餘資訊可以被傳送而不影響速率。透過檢查接收訊號中的冗餘資訊,FEC可以確定傳輸是否發生了錯誤。

PAM-4使命達成

談到112-Gbps SerDes PHY的誕生,有必要回顧一下近年來SerDes技術的發展歷史。不歸零(Non-return-to-zero,NRZ)信令一直以來都是28Gbps速率資料傳輸的首選和標準化編碼方案。它根據電壓位準,以邏輯1或邏輯0表示訊號資料,一次一個地串列發送資料位元。然而,伴隨著更高串列資料速率時代的來臨,四級脈衝調幅(our-level pulse amplitude modulation),即PAM-4出現並已經成為必然趨勢。

要理解PAM-4出現的背後原因,首先需要瞭解一下一般傳統通道上傳輸的NRZ資料和112Gbps資料傳輸的奈奎斯特損耗(Nyquist loss)。奈奎斯特損耗是輸入訊號在符元率(symbol rate)一半時的插入損耗。對於112Gbps的NRZ,也就是為56GHz。NRZ涉及兩級數據,如圖2所示,它在56GHz時低至70dB,而此時表示串擾的紅色跡線則遠遠高於表示訊號損耗的藍色跡線。

20190619_LRSerDesPHY_TA31P2

圖2:通用傳統通道上傳輸的NRZ資料和112Gbps資料傳輸的奈奎斯特損耗。
(來源:Rambus)

簡而言之,串擾比訊號更強了。訊號雜訊比(Signal-to-Noise Ratio,SNR)成了負值,這意味著無法進行無差錯通訊(error-free communication),甚至連訊號恢復都是不可能的。在這種情況下,若發送器運作於56Gbps速率,接收器根本不會接收到資料。

因此,PAM-4成為一個更可行的解決方案。採用PAM-4的112Gbps資料傳輸,其奈奎斯特速率為28GHz。相較於具有邏輯0和邏輯1兩個電壓位準的NRZ,PAM-4使用四個電壓位準來表示兩個位元的四種組合:11、10、01和00 (如圖3a)。

20190619_LRSerDesPHY_TA31P3a

圖3a:NRZ/PAM-2使用兩個電壓位準來表示邏輯0和邏輯1。PAM-4使用四個電壓位準來表示兩個位元的四種邏輯組合:11、10、01和00。
(來源:Tektronix)

圖3b中右側條的黃橙色部分表示了採用PAM-4的發送頻率。PAM-4的每個符號週期可以傳輸兩個位元的資訊,奈奎斯特頻率為28GHz。在這種情況下,圖2中的藍色跡線的訊號損耗約為35dB,串擾則較低、約為20dB。所以這裡SNR是正值,意味著可以透過該通道傳輸無差錯資訊。

20190619_LRSerDesPHY_TA31P3b

圖3b:右側條的橙色部分表示發送頻率。
(來源:Rambus)

如前面所敘述,只有採用PAM-4技術才可以實現112Gbps的傳輸速率。相反,若採用NRZ,串擾和訊號損耗的走勢,顯示出訊號根本不可能被接收。

此外,PAM-4允許訊號在其四個電壓位準上進行傳輸。相較於NRZ的一個大型發送眼圖,PAM-4提供三個眼圖(如圖3b)。採用PAM-4的訊號損耗為9dB,在減少了串擾的同時,會傳輸三個較小的眼圖;但這三個眼圖結合起來,具有與NRZ眼圖相同的峰值對峰值發送幅度。與NRZ的一個大眼圖不同的是,PAM-4有三個眼圖,這導致了SNR的損失;此時就需要用到DSP了,DSP可以實現類似PAM-4的複雜調變方案。

詳解收發器

如圖4所示,發送端配有FFE以及數位類比轉換器(DAC)。發送端FFE將幾個PAM-4訊號匯總並處理後,由DAC發送;經匯總的訊號藉由在發送器的輸出端產生高頻升壓的方式傳送。

20190619_LRSerDesPHY_TA31P4

圖4:配有ADC接收器的傳統PAM-4收發器。
(來源:Rambus)

發送器和接收器端都有ESD網路,也有終端網路。輸入訊號最終在電阻終端網路上被接收。終端電阻的輸出是耦合到CTLE的電容,CTLE用於為輸入訊號提供高頻提升;CTLE完成高通(high pass)的第一階段,均衡通道並補償低通。

但CTLE放大高頻訊號的同時也放大了高頻雜訊。要消除或減少CTLE的負面影響很困難,因為當ADC運作時,會在輸出端增加雜訊。這種雜訊被稱為量化雜訊;ADC對輸入進行量化,產生的量化雜訊為寬頻雜訊。

這時候,我們需要權衡利弊了:如果在ADC之後放置一個以DSP為基礎的高通等化器,它將增強量化雜訊;但是如果沒有CTLE,ADC上至少需要多兩個位元的資訊。多兩個位元的資訊這個要求過高,一個6位元ADC最多可以有8個位元,增加ADC的成本遠高於增加CTLE的成本。從性能/價格比的角度考慮,增加CTLE是有必要的,這樣可以縮小ADC的面積和功耗。

ADC的輸出訊號從串列變為並聯,運作速率為56GS/s。資料與875MHz時脈對齊,然後進入DSP模組;DSP模組中包含有一個配備FFE的EQ模組,和一個配備DFE的回饋盒(feedback box)。DSP輸出的是數位資料,與輸入資料匹配,同時控制時間恢復。DSP的輸出同時進入相位旋轉器(phase rotator),相位旋轉器符號是以帶有箭頭的圓圈表示,其作用是將ADC的採樣相位調諧到眼圖中間。

DSP的角色和任務

透過DSP,可以很容易地消除接收器中的前體(precursor) FFE。例如,如果需要增加分接頭(taps)的數量,則加大接收器的複雜性及其DSP,這意味著數位功率隨著分接頭的數量線性增加。

另外,CTLE傳統上是一種高度敏感的類比電路。而DSP是數位的,具有額外的加法器、累加器和乘法器。因此,DSP更容易設計,因為不存在類比雜訊、失真以及其他所有與類比電路相關的設計障礙。因此,諸如增加等化器的複雜性這類任務可以簡單地透過增加數位化來實現,其中功率也是線性地變化;而透過CTLE實現,其變化是以幾何級數增加。

數位設計具有可攜性、強韌性、可重複性及可預測性,這裡的「可攜性」意味著可能具有不同PHY版本或具有不同DSP的接收器。ADC的設計有可能成為一項重大挑戰,但DSP的優點能最佳化ADC。

結語

總而言之,對於一個以ADC為基礎之112Gbps LR SerDes PHY,配備DSP的PAM-4對於克服串擾和訊號損耗至關重要。要解決串擾和損耗,每個符號必須傳輸多於一個位元。採用PAM-4,眼圖中有三隻眼睛而不是NRZ的一隻眼睛,SNR因此降低了9dB,要解決此問題,需採用最佳的ADC和DSP,而且可能需要將FEC納入考量。

本文同步刊登於電子工程專輯雜誌2019年6月號;責編:Judith Cheng

(原文出自EE Times姊妹刊,ASPENCORE旗下網站EEWeb:Anatomy of a 112-Gbps ADC/DSP Long-Reach SerDes PHY,by Kenneth Dyer)