你是某個OEM系統公司的系統單晶片(SoC)或系統設計師嗎?你的繪圖板上是否有GDDR6呢?

很多系統公司都在參與實施下一代GDDR6 DRAM的設計討論。與之前的DDR系列不同,這一系列產品還存在許多設計挑戰,它要求SoC和系統設計人員仔細評估整個GDDR6記憶體介面以實現成功的設計。

記憶體介面

高速、高訊號計數的平行記憶體介面是GDDR6記憶體介面的最好描述,在需要高記憶體頻寬和低延遲的應用程式中,使用單端訊令與DRAM記憶體通訊。這裡包含的應用程式包括汽車先進駕駛輔助系統(ADAS)、圖形/GPU、資料中心和人工智慧(AI)/機器學習(ML)。

如圖1所示,其記憶體介面通道是指從控制器PHY到DRAM接收器的資料路徑,它由控制器BGA封裝、PCB和接收器封裝組成。與通道相關的許多設計因素都會顯著影響訊號完整性,本文將討論一些關鍵的設計注意事項。

20190819TA31P1 圖1 記憶體介面通道。(資料來源:Rambus)

控制器BGA封裝採用倒裝晶片球閘陣列(FC-BGA)封裝,因其具有高接腳密度和優越的供電網路寄生效應。高接腳密度的實現源於接腳以低至0.4mm的間距排佈在區域陣列中。

正是由於可提供大量封裝接腳,使得電源和接地路徑可以並聯到電路,從而降低穿過封裝時這些電路的電感。低電感路徑會顯著改善供電網路(PDN)的寄生效應。

FC-BGA封裝是一種多層層壓結構,其中包括了厚樹脂芯、銅箔和介電層,如圖2所示。介電層在封裝中也稱為積層,它被夾在銅箔之間,訊號跡線和電源平面蝕刻在銅層上。

20190819TA31P2 圖2 4-2-4封裝的橫截面。(資料來源:Rambus)

在核心中具有兩個導體層,並且在積層中有四個導體層的FC-BGA封裝被稱為4-2-4封裝。倒裝晶片ASIC透過焊球或銅柱貼裝到BGA上。

GDDR6記憶體子系統採用單端訊號以16~20Gbps的高資料速率傳輸資料。高資料速率下的訊號完整性受導體和電介質的材料特性影響,FC-BGA中的介電材料,繼而PCB中的介電材料,會吸收來自訊號傳輸線的磁能導致接收器的訊號強度降低。

訊號損耗

訊號損耗以分貝為單位進行測量,也稱為插入損耗。它可以簡單地定義為接收器訊號強度與發射器訊號強度之比。在設計GDDR6 FC-BGA時,需要透過減小通道長度和/或使用低損耗介電材料來最小化插入損耗。

在控制器封裝中,可以利用更小尺寸的封裝來實現更短的通道長度。在PCB中,將DRAM封裝盡可能靠近控制器封裝可以實現降低通道長度,由於大多數汽車和消費類PCB系統的限制,通常可以將PCB通道限制在30mm和60mm之間。

低損耗介電材料可用於封裝和PCB。對於封裝,可以使用Ajinomoto積層膜(ABF)薄膜電介質,其介電損耗低至0.0044。對於PCB,可以使用Megtron6,介電損耗低至0.002,使用低損耗材料是減少通道插入損耗的有效方法。

圖3顯示了採用諸如Megtron6低損耗介電材料相對於採用標準FR-4介電材料的優勢。若PCB上採用60mm通道佈線,使用低損耗材料可將插入損耗降低50%以上,通道長度也可以從60mm減小到44mm,繼而將插入損耗改善10%。

20190819TA31P3 圖3 透過採用低損耗介電材料和降低通道長度來改善插入損耗。(資料來源:Rambus)

趨膚效應(skin effect)

高速訊號傾向於在導體表面傳播,這種現象也稱為趨膚效應(亦稱為集膚效應、表皮效應)。在FC-BGA封裝中,導體和電介質之間的介面通常不是非常光滑,表面粗糙將導致更高資料速率傳輸時的訊號插入損耗增大。

表面粗糙度用公制Ra來量化,公制Ra表示表面輪廓的算術平均值。最新的封裝基板製程可以製造Ra低至250nm的基板。

當訊號從發射器傳送到接收器時,沿訊號路徑的阻抗產生任何差異都會導致訊號反射(回波損耗)並影響接收器訊號眼圖的品質。GDDR6通道中的典型訊號路徑中涵蓋了許多元件,包括C4凸塊、微通孔、鍍通孔、BGA球,以及控制器封裝、DRAM封裝和PCB中的訊號走線。

由於製造製程的限制,例如通孔的鑽孔尺寸和BGA球尺寸,使得由於通孔、C4凸塊和BGA球引起的阻抗不連續性難以控制。通常情況下可以將訊號走線阻抗與接收器和驅動器阻抗相匹配,將回波損耗降至最低以改善插入損耗。

PCB採用鍍通孔設計還可能由於過孔引線的存在而導致訊號插入損耗顯著退化,此時可能需要透過背鑽的方式移除多餘的引線或在PCB中使用盲孔或埋孔。

串擾

GDDR6 PHY是一種資料平行介面,其中許多訊號以高速率同時發送和接收資料。其中一些訊號會耦合到封裝中的相鄰訊號並且干擾相鄰的接收器訊號,這種現象稱為串擾。

在封裝基板中,當訊號跡線在同一層上彼此非常靠近或者當通過核心的訊號通孔彼此非常靠近時會產生串擾。因此,增大「攻擊者」和「受害者」訊號之間的間距是顯而易見的解決方案。

但是,如果沒有充分規劃訊號、ASIC管芯凸點、BGA接腳和基板中通孔的佈局,加大間距也可能並不有效。為了最小化通孔串擾,可能需要重新佈置BGA接腳,以便在多個干擾源訊號和被干擾訊號之間佈置接地或電源接腳(返回路徑)。

由於通孔彼此太靠近,細間距BGA封裝可能會產生額外的串擾。此時就需要規劃封裝基板上的跡線佈線以管理佈線密度,而且可能還需要額外的佈線層。

在PCB上,BGA接腳下的通孔過孔會顯著增加串擾。重新排列BGA接腳以增加適當的隔離和返回路徑將有助於減少串擾。對通孔過孔進行背鑽也可以減少BGA封裝下方通孔的訊號耦合。此外,使用盲孔和埋孔也是減少串擾的方法。

結論

本文探討了幾個設計考量和方法用以緩解GDDR6 DRAM實施所帶來的挑戰,特別指出了在整個介面通道保持訊號完整性的重要性。必須特別重視GDDR6記憶體介面設計的每個階段,才能夠成功解決訊號完整性問題。

(參考原文: GDDR6 Interface Channel Demands Special Design Considerations,by Nitin Juneja)

本文同步刊登於EE Times 8月號雜誌