系統單晶片(SoC)正日益成為一種網路,可以在其中添加單獨的智慧財產權(IP)模組。SoC IP模組包括處理器、記憶體控制器、專用子系統和I/O——這些模組可以從互連IP中分離,並放入日益複雜的SoC分區。在不久的將來,當允許電子系統進行決策時,即需要越來越複雜的SoC。

互連(interconnect)要處理SoC內部各式各樣的通訊,是一種高效的IP模組整合機制。互連是SoC內部可配置性最高的IP——通常在一個項目期間會多次更改,而且幾乎總是在不同項目之間變動。它在資訊安全性和功能安全性方面也扮演著重要的角色,因為它承載了SoC的大部分數據,並且包含幾乎所有SoC內部長連線和系統級服務,包括服務品質(QoS)、可見性、物理感知和電源管理。互連能夠實現多處理器SoC快取一致性,提升先進駕駛輔助系統(ADAS)車用晶片和網路SoC的性能與頻寬級別,而且能夠在長時間運作的消費類設備中實現超低功耗。

互連IP必須不斷發展,以推動創新SoC應用於新興產業,如正在興起的人工智慧(AI)和機器學習(ML)應用,這類程式正推動資料中心自動化和自動駕駛方面的創新。

隨著製程尺寸不斷縮小,SoC互連變得更加關鍵。將晶片劃分為可複用IP的功能電路模組,或稱為「chiplet」,不僅可以提高裸片的良率,而且能在現今的16奈米(nm)及以下製程中增加更多功能。借助chiplet整合方法,開發人員能夠將多家公司開發的裸片或具有特定功能(如記憶體和I/O)的晶片整合在單一封裝中。

什麼構成良好的互連?

互連的大小通常約為整個SoC的10%,但它會顯著影響SoC的品質、性能和交貨進度。與SoC總體預算相比,互連IP的初始許可成本相對較小,但是「低效」互連可能會導致進程、成本和規範問題。例如,如果互連不能在設定的目標性能關閉時序,SoC將無法滿足頻率規範,這可能導致設計失敗。

應用於多個SoC專案的高性能互連IP需要滿足多種標準,包括:

架構的靈活性:互連必須適應各種拓撲架構,以實現必要的靈活性。例如,互連架構必須具備樹狀結構(最適合於異質SoC),以及常規拓撲,包括網格、環狀和圓形(AI和網路SoC所需)。互連IP也必須能夠「向下擴展」以滿足IP子系統和SoC服務互連等專案的低階互連需求。

例如,僅具有角路由器(corner router)交換的互連可能適用於高階網路,但不適用於行動SoC,在行動SoC中,功耗、面積和延遲最小化是非常重要的。另一方面,缺乏角路由器交換不利於交付高階伺服器設計或AI/機器學習加速器。同樣,能夠處理非相關性通訊但不支援快取一致性的互連就會限制快取一致性SoC架構的選擇,協定轉換功能是指互連可以支援各種IP模組通訊協定,可以最大化設計中所選用的IP模組。

性能:性能表現可分為三大類:

·頻率:如果互連不能達到目標頻率,就會限制SoC的性能。例如,如果處理器以4GHz執行,而快取記憶體一致性互連不能以2GHz運作,則性能將受到限制。然而,並非SoC中的所有路徑都是相同的,擁有多種頻率域和速率自我調整能力很重要,這樣各個路徑可以在不同的頻率下運作。畢竟,當只有一些路徑需要以指定的最高頻率運行時,為什麼要為整個互連支付高性能路徑的費用?

·延遲:延遲由資料封包從啟動程式到目標IP模組所需的週期數決定。它依賴於互連IP的效率、到達目的地的線路長度,以及互連IP功能的物理位置。互連物理感知在16nm及以下的製程中至關重要,因為必須在暫存器傳輸級(RTL)階段儘早估計時序收斂,以避免在佈局佈線階段中出現問題。

延遲和頻率之間需要作一個權衡,如果頻率高,則需要更多管道,這會增加延遲。對於延遲敏感的處理器到記憶體路徑,最小化延遲尤其重要,好消息是SoC中對延遲有苛刻要求的路徑相對較少,但是請記住,這些路徑上的額外延遲週期通常會成為系統級SoC性能的約束。路徑越長,用於產生路徑的線路越多,則必須添加更多管道來滿足時序限制。片上網路(NoC)互連採用分散式交換,通常比採用集中交叉的混合匯流排模式具有更低的延遲,分散式仲裁進一步縮短了交換單元之間的路徑。並非所有網路都具有延遲臨界性,所以互連應該為高延遲路徑提供靈活性,例如,僅在SoC的初始操作期間使用的I/O IP模組,在SoC設計中,具有高延遲的路徑能力可以節省連線。

·頻寬/傳輸量:頻寬是給定路徑上資料傳輸的最大速率。傳輸量是指數據沿著互連路徑成功傳輸的數量,傳輸量可能受到互連體系結構、實現拓撲和資料封包協定的限制。有效互連能夠讓性能盡可能接近理論頻寬的性能;低效互連會造成瓶頸。一種能夠支援8位元低頻寬連接到1,024位元高頻寬的互連——以及兩者之間的互連寬度——為設計人員提供最大靈活性的架構。

面積:矽在任何SoC設計中都是一個成本因素。一個有用的度量標準是,依照16nm製程標準,每顆SoC中1平方毫米矽的成本通常為10美分。使用更少的電線和閘極,以及更高效的互連拓撲可以節約成本。如果面積能減少超過5平方毫米,產量將提高,並能節約額外成本。由於面積效率高的互連通常佔SoC面積的10%左右,因此,互連面積縮減30~50%,晶片級SoC就能少用幾平方毫米的矽。粗略地算,一個面積效率高的互連將在一個100平方毫米的SoC上節省大約3~5平方毫米,那麼每顆SoC將節省30~50美分,這具體取決於生產效率。

功率:在獨立的消費類或物聯網(IoT)設備中,功耗是必不可少的。在主動電源模式下,互連IP比CPU和GPU消耗更少的電量,但當任務完成時,這些可以快速關閉。事實上,對於大多數電池供電的系統來說,待機耗電量是電池壽命的決定因素。在沒有資料通訊但時脈處於打開狀態時,妥善管理互連功耗對空閒狀態的功耗(或待機功耗)至關重要。

對於大部分時間處於空閒模式的電池供電系統,需要一個低功耗的互連。這個互連IP必須透過三級時脈閘來實現功率控制策略,以便輕鬆創建多個電源域,在一個週期內啟動一個電源域,並實現低功率域交叉。對於16nm的互連功耗來說,一個合理的度量標準是每百萬個互連邏輯閘的待機功耗小於0.5mW。

功能安全性:關鍵性的應用必須符合嚴格的安全標準,如汽車市場上的ISO 26262標準。為滿足ISO 26262中車輛安全完整性等級(ASIL)B、C和D的要求,互連IP實現要求具有彈性功能,以補償系統級和隨機性錯誤,達到所需的故障檢測和保護等級。為了滿足最高等級的ASIL D,互連IP需要網路介面單元邏輯複製、錯誤修正碼(ECC)和/或同位檢查位元資料路徑保護,以及資料封包完整性檢查。互連IP供應商還必須能夠提供功能安全手冊,以及相應的分析和操作資料,以證明互IP適合在符合ISO 26262標準的系統中使用。沒有這樣的文檔和操作資料,就很難在最終的電子系統中鑑定半導體元件。

資訊安全性:功能安全可靠性可以保護SoC免受製造和環境錯誤的影響,而資訊安全性可以保護關鍵性晶片免受人為攻擊。有效的互連必須能夠實現防火牆,該防火牆通常由設計團隊配置。當資料從SoC的某一區域傳輸到另一區域時,必須提供區域隔離功能,以實現安全性,這些互連硬體特性應與整個系統級安全方案無縫整合並增強其安全性。

生產效率:高效的互連工具可加速部署,並提升SoC設計進程的可預測性。互連IP軟體工具應包括:

·針對客戶、市場和設計意圖的SoC需求和目標輸入;

·架構最佳化的設計探索;

·早期SoC和互連分析的多級建模功能;

·針對各種SoC拓撲生成互連RTL;

·早期時序收斂估計的物理感知;

·自動功能驗證,以便及時進行NoC驗證;

·片上可觀測性和除錯以實現SoC可見性;

·自動FMEDA輸出,符合ISO 26262標準,可加速功能安全分析。

20191113NT31P1 圖1 片上互連必須滿足各類晶片的不同要求。(圖片來源:Arteris IP)

IP和電子設計自動化(EDA)產品的生態系統意味著支援Arm、Synopsys和Cadence等公司的多種IP協議。它還意味著與領先和新創EDA供應商的軟體模擬、硬體模擬、驗證、功能安全、建模,以及佈局繞線工具的整合。世界級的互連生產效率軟體,以及與其他IP和EDA工具的整合可以降低SoC項目的研發成本和進度時間。

IP成本計算

雖然互連IP只佔SoC面積的10%,但它可能導致延遲,甚至錯過系統設計視窗。最好的情況便是,次優級SoC可能會導致時序問題、引發阻止SoC運作的鎖死、造成SoC子系統的資料匱乏、頻寬瓶頸,以及功能缺失,這會增加不可預見解決方案的研發費用和延遲。因此,高性能和經過驗證的互連對SoC設計專案的成功相當重要。

結論

高效互連IP開發需要多年的努力,可能需要花費7,000萬至1億美元。走捷徑會導致失望,並花費大量業務成本。為單個晶片設計互連是一個挑戰,但提供一個適用於多個SoC設計的廣泛互連解決方案需要資金、規模和承諾。組建並留住IP團隊可能會遇到挑戰,他們必須是跨學科人才(架構師、硬體工程師、軟體發展人員和驗證工程師),並在開發項目期間保持多年的合作。

有效的互連使交付複雜的SoC變得更容易、更可預測,同時降低設計成本,並使SoC項目總監只需選擇合適的互連。

(參考原文: The Gatekeeper of a Successful Design is the Interconnect,by K Charles Janac)

本文同步刊登於EE Times Taiwan 11月號雜誌