嵌入式DRAM(eDRAM)經由單端式感應裝置(single-ended sense device)獲得單端式儲存單元(storage cell)的儲存狀態。eDRAM相對於應用差動感應放大器的[DDR-n] SDRAM晶片,其優勢在於不必過度驅動(overdrive)儲存單元的存取電晶體,也沒有繁雜的讀取步驟。

非同步介面

eDRAM技術的代表可推IBM的美國專利,公告號是US 9093175B2,其電路如本文圖1。若要使得微處理器的匯流排介面可以直接存取eDRAM的資料,就必須令eDRAM的存取步驟能夠符合非同步介面的控制訊號。非同步介面的位址匯流排不會先指定列位址後發出行位址,因此,eDRAM的控制邏輯對於同時到達的列位址和行位址要自行分別控制。

例如,首先致能傳輸閘,也就是圖1的NMOS(174)和PMOS(177),然後先導通後截止圖1的NMOS(146),最後選取DRAM單元,也就是致能圖1的字線(WL< 0 >···WL< 63 >)。其中,NMOS(146)的作用是避免DRAM單元電壓的基體充電調變(body charge-up modulation)。LBL是區域位元線(local bit-line)的縮寫,GBL是全域位元線(global bit-line)的縮寫。

圖2是單端式DRAM陣列應用在非同步介面的存取結構,並且以功能方塊圖呈現此存取結構。全域位元線歸零(global bit-line zeroing;GBZ)訊號相當於圖1的MEQ訊號,不同的是MEQ訊號所連接的電晶體是位於LBL,而GBZ訊號所連接的電晶體是位於GBL。DRAM單元保持(CHdD)訊號可以致能單元保持裝置(cell hold device),此裝置能夠抑制存取電晶體的穿隧電流(punch through current),因此有助於保持在儲存單元內部的儲存電容的電荷。

eDRAM的控制邏輯在進行存取之前是先除能單元保持裝置,然後清除在位元線上的浮動電壓;在完成存取之後必須持續致能單元保持裝置。單元保持裝置必須供應大於或等於臨界電壓的電壓值在LBL上,並且向DRAM陣列提供足以抑制穿隧電流的電流量;這一裝置的功能相當於差動感應放大器在進行預充電時,其預充電的電壓值在設計上是使用½Vdd或⅔Vdd或Vdd。當圖2所示的存取結構移除傳輸閘(TG)之後,在單元寫入驅動器(cell writer driver)內部的P型驅動電晶體可以成為DRAM單元保持裝置,在上述的狀況中,GBZ訊號立即成為BZ訊號;換言之,設計P型驅動電晶體的洩漏電流大於N型驅動電晶體的洩漏電流,如此就能夠供應足夠的電壓值。

圖2所示的觸發器(trigger)在設計上可以使用一般常見的史密特觸發器,但不易降低觸發準位,這就導致單一DRAM陣列之中僅能掛載少許的DRAM單元。觸發器的輸出端點可以連接一電晶體或串接的電晶體(cascaded transistors)來恢復儲存單元的邏輯狀態,這一電晶體的連接方式可參考圖2之中的PMOS;在讀取後,儲存電容的電荷會大量流失,所以必須對邏輯1的電壓進行重寫(rewrite),其中,邏輯1也可代表高邏輯準位;當此PMOS被導通之後即是執行回寫操作。

圖2所示的觸發器相當於圖1的單端式感應放大器(single-ended sense amplifier),不同的是單端式感應放大器的功能偏向放大電壓振幅,所以不會在輸出端點產生明確的邏輯變化;換言之,就是沒有軌對軌(rail to rail)的電壓變化量。如果要驅動圖2之中的PMOS就不能使用感應放大器,否則很容易將儲存單元的邏輯0鑑別成邏輯1,並且將此一錯誤的判斷結果寫入儲存單元。位元輸出閂鎖(bit output latch, #BOL)訊號用於閂鎖儲存單元的邏輯狀態,避免微處理器無法從非同步介面讀取到正確的資料。

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圖1:單端儲存陣列(135)和相關存取電路

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圖2:適用於非同步介面的單端儲存陣列存取結構

同步介面

圖3是單端式DRAM陣列應用在同步介面的存取結構,並且以功能方塊圖呈現此存取結構。同步介面的優勢是微處理器在存取幾個連續位址的資料時不必對位址匯流排產生冗贅的定址訊號,因而能夠提高存取連續位址的速度;由此推知,同步介面的時脈頻率會影響存取速度。在同步介面進入爆發讀取之前會有一些前置作業,例如,對位元線進行預充電,然後感應儲存單元的電壓;這些前置作業的時間會拖延進入爆發讀取的時間點,所以前置作業的時間會影響記憶體的存取效率。當前置作業的時間過長則需要更高的時脈頻率來彌補前置作業所造成的延遲,如此才能維持資料存取過程的整體效率;這也是[DDR-n] SDRAM持續提高時脈頻率的原因。

圖3的GBZ訊號和CHdD訊號的功能如同圖2的GBZ訊號和CHdD訊號。圖2所示的觸發器和PMOS一起組成單元讀取裝置(cell read device),為了配合同步介面的命令操作就必須直接感應在LBL之上的電壓值,因此,在圖3之中多了BZD訊號來加強清除在位元線上的浮動電壓。在GBL上的觸發器用於加快識別在GBL之上的邏輯準位,並且將已經讀取到的資料迅速送至資料暫存器。

單元寫入裝置的範例如圖4所示,其中,位元至單元(BTDH)訊號在沒有進行存取的期間維持在高邏輯準位來截止P型驅動電晶體,N型驅動電晶體受到邏輯閘的控制而能清除在位元線上的浮動電壓;在寫入期間之中,EBZ訊號必須先設定在邏輯1,然後微處理器的資料透過N型驅動電晶體或P型驅動電晶體寫入儲存單元,因此,在BTD的字元之後標示上標字元「H」。

單元保持裝置的範例如圖5所示,其中,圖5(a)是串接PMOS的電路結構,其中至少有一PMOS不會被完全導通,如此能夠抑制過大的電壓,並且避免過長的預充電時間;圖5(b)是使用單一NMOS的電路結構,並且有助於清除在位元線上的浮動電壓。串接PMOS的電路結構較適合那些無法降低觸發準位的單端式感應裝置,藉由PMOS的導通電流和洩漏電流來略微提高起始感應的電壓值。

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圖3:單端儲存陣列的存取結構

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圖4:單元寫入驅動器

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圖5:DRAM的單元保持裝置

結論

在DRAM單元內部的儲存電容是實現1T1C DRAM技術的重要元件,其儲存電荷的容量會影響單一DRAM陣列之中所能掛載DRAM單元的數量;單端式感應裝置對於電容量較小的儲存電容依然可以鑑別其所代表的邏輯準位,但必須大量減少掛載DRAM單元的數量;另一方面,減少掛載DRAM單元的數量也就可以縮短預充電的時間和回寫時間。所以,針對單端式感應裝置的電器特性而言,儲存電荷的容量除了製造上的因素之外,就是產品規格和設計技巧之間的取捨。

單端式感應裝置不僅可以對DRAM單元進行讀取,也可以對5T/4T SRAM單元進行讀取,所以在圖2和圖3之中一併呈現SRAM單元的功能區塊。由於SRAM單元的電器特性有別於DRAM單元,所以在圖2之中的GBZ訊號以及在圖3之中的BZD訊號皆要轉換成SRAM單元保持(CHdS)訊號。微處理器的匯流排介面是一種非同步介面,但是SRAM單元的電器特性也可以被設計成同步介面,倘若如此就可以提高連續位址的讀取效率。然而,標準的SDRAM規格使得記憶體裝置不能直接連接匯流排介面,但是,透過軟體代理記憶體介面(SPMI)就有機會使得SRAM裝置可以同時擁有非同步介面和同步介面的雙重優勢。