二維(2D)設計規則檢查(DRC)已不再足以達成效能和良率目標;完全依賴實驗設計(DOE)實現製程特徵化和最佳化也同樣不行了。過去習慣於在開發製程配方時節省成本和時間的工程師,現在他們必須進行數百次的DOE,而這些DOE又需要耗費大量的下線時間和材料,包括晶圓。

此外,製程步驟之間的非直覺交互作用,以及日益嚴格的製程容許範圍,都使利用第一原理的建模方法難以同步實現效能和良率的最佳化。因此,我們必須對複雜的製程步驟建立3D理解,而虛擬製造建模平台Coventor SEMulator3D便是為此所開發的。

虛擬製造建模平台能做什麼?

此軟體透過從一系列的單元處理步驟來創建3D數位製程整合模型,以進行製程流程的模擬。利用完全整合的製程流程模型,SEMulator3D可預測製程改變對下游的影響,若不利用模擬的方式,就必須在晶圓廠中進行實際的開發和測試作業。

例如,工程師可利用該軟體快速為Replacement Metal Gate (替換金屬閘極,RMG) FinFET建模,而此FinFET結構採用了溝槽優先金屬硬式罩幕(Trench First Metal Hard Mask,TFMHM)後段(BEOL)和自我對準導孔(SAV)設計。一旦工程師確認已經建立了3D模型,就可以萃取2D和3D測量(metrology)和電氣指標。

此軟體的電氣分析模組還增加了電阻和電容萃取功能,有助於瞭解製程和設計的敏感度。它為3D建模以及電氣功能驗證提供了一個單一平台,因此速度更快。與獨立式解算器中使用的理想幾何形狀相比,SEMulator3D中使用的製程預測性和矽晶準確性結構可以更精確地反映被製造的元件。

DRAM案例說明

為了展示此平台的能力,我們根據蝕刻機台功能的變異,例如材料選擇性和助焊劑(flux)分佈,來對元件的電氣效能建模,這將有助於更清楚說明虛擬製造的使用案例。在此以一個簡單的DRAM元件為例,說明為了滿足預先設定的電氣效能與良率目標,所需要的閘極蝕刻行為以及蝕刻步驟特徵化。

此展示案例採用虛擬製造的典型工作流程,包含以下四個步驟:

  1. 標稱(nominal)製程設定,以支援製程流程校正並提供該元件技術的3D預測性結構表示法。
  2. 增加感興趣的指標,以用來確認結構或電氣行為是否合格。這些指標可包括測量、3D DRC (設計規則檢查)和電氣參數。
  3. 設定具有DOE (實驗設計)和校正的設計案例研究。
  4. 數據分析,包括敏感度分析,以輔助製程建置和/或設計變更。

標稱設定

此展示案例的標稱設定是2X DRAM元件。其製程流程是由Coventor根據公開數據所開發的,並未使用客戶的機密資訊。

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圖1:一旦模型設定完成後,將產生如圖所示的電容接點。此時,便可進行電氣分析並探討電容的邊緣效應。
(圖片來源:Lam Research)

在此案例中,DRAM有效區域(AA)的間距(pitch)為28奈米,利用自我對準四重曝光(SAQP)和20°傾斜的微影-刻蝕-光刻蝕(LELE或LE2)進行蝕刻。埋入式控制閘極字元線(buried word line)的間距為40奈米,採用自我對準雙重曝光(SADP),而位元線的間距為44奈米,採用SADP。製程流程在電容接點(CC)處結束。利用這些資訊便能在軟體中進行電氣分析,並具備分析電容邊緣效應的能力。

增加感興趣的指標

每個製程步驟僅需要輸入一些易於了解和校正的幾何和物理參數。工作流程的下一步是確定哪些是感興趣的指標。就像在實際的晶圓廠中一樣,單元製程參數(例如沉積一致性、蝕刻異向性和選擇性)會相互作用,並以複雜的方式設計數據,以影響最終的元件結構。

SEMulator3D允許增加兩種幾何測量。第一個是虛擬測量,它可以測量模型結構並驗證特徵是否符合預期尺寸。第二個是結構搜尋,它提供檢查整個3D模型或部分模型的步驟,以找出測量極值,以及薄膜厚度、線寬和接點區域的數值與位置。它還可以計算材料成分的數量,有助於找出電氣短路或斷路(圖2)。

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圖2:虛擬測量步驟(上方)有助於測量結構,包括CD(關鍵尺寸)、蝕刻深度和薄膜厚度。結構搜尋步驟(下方)可找出測量極值,並計算材料成分,以辨認短路或斷路。
(圖片來源:Lam Research)

如果幾何偏差的位置會隨著製程變異而改變,那麼結構搜尋會特別有用。例如,圖2顯示了CC和AA之間的介面區域。此軟體可突顯此位置,這恰好也是元件的故障點。

電氣元件模擬

此外,可以利用電氣元件模擬來萃取另一種指標。利用與圖2所示相同的模型,此案例可以繼續進行SEMulator3D的電氣模擬。

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圖3:SEMulator3D可找出3D結構中的元件電極,並像TCAD一樣地模擬元件特性,但無需執行費時的TCAD建模。
(圖片來源:Lam Research)

此軟體可找出3D結構中的元件埠和電極,並模擬元件特性,例如溫度、能隙(bandgap)和電子/空洞遷移率。它還允許手動和自動識別節點(一個接腳或多個接腳連接在一起),它們的初始電壓或電流能夠與選擇節點的電壓掃描一起被設定。

圖3的電氣模擬範例顯示了兩個閘極、兩個源極、一個汲極和一個基板,工程師可以自由設定偏置或初始電壓以及電壓掃描,如DRAM範例偏置表中所示。然後,他們可以使用軟體自動萃取感興趣的指標,例如閾值電壓(Vt或Vth)、亞閾值斜率、漏極引起的阻障層降低(DIBL)和某個電壓點的導通電流(ION)。此軟體可支援所有這些功能,無須執行費時、嚴格的TCAD建模,而且還能把3D製程對電氣效能的影響一併考慮在內。

幾何形狀改變的影響

另一個設計研究是探討幾何形狀變化的影響,先從已建立了硬式罩幕CD/頂部CD、矽晶深度和氧化物深度目標的標稱模型開始進行。SEMulator3D利用這些值(包括Vt、ION、IOFF和亞閾值斜率)萃取了最終的電氣特性(圖4,左)。

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圖4:研究幾何形狀變化影響的標稱模型(左)。利用SEMulator3D進行的實驗(右)顯示,氧化物深度和矽晶深度對CD變化的敏感度在20奈米之後降低,而Vtsat敏感度則在相同範圍內增加。
(圖片來源:Lam Research)

此研究的目的是把圖4中的硬式罩幕CD以2奈米的增量,從12奈米變更為30奈米,同時監控其他的結構參數,包括矽晶深度和氧化物蝕刻。此變更是在流程的早期透過改變製程步驟來進行的,而下游的製程步驟可預測性地反映模型的改變。

圖4 (右)顯示硬式罩幕CD變化對後閘極蝕刻(post gate etch)有非線性響應。當CD較小時,氧化物深度和頂部矽晶深度對頂部CD敏感,但對較大的CD,則趨於飽和。另一方面,當超過標稱的20奈米值後,Vtsat會隨CD變化顯著增加。因此,SEMulator3D的指標可揭示單一幾何形狀變化產生的各種反應,使工程師能夠研究幾何形狀變化對其選用參數的影響。

找出重要的製程步驟

下一步,則是進行由Monte Carlo變異研究組成的DOE,以找出重要的製程步驟(圖5)。在參數變異研究中,使用了採用Monte Carlo的DRAM控制閘極字元線(WL)變異。

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圖5:透過數百或甚至數千次的DOE執行,SEMulator3D可利用迴歸分析來找出對特定指標有重大影響的關鍵製程參數。
(圖片來源:Lam Research)

WL製程參數值是根據高斯分佈的平均值或標稱值、以及標準偏差而隨機設定的。在展示案例中,共選擇了50個實驗。然而,通常至少需要進行100次的實驗才能進行有意義的研究。

DOE的結果如圖6所示。在DOE執行中,閾值電壓Vt在0.4837V和0.5031V之間變化。透過SEMulator3D的迴歸分析,可找出五個對閾值電壓有重要影響的參數──這些參數的p值小於0.5,這排拒了零假設(null hypothesis)。注意,第一個參數intercept (截距)一直在列表中,因此未包含在本討論中。

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圖6:工程師可以分析SEMulator3D中的任何測量,以找出重要的參數,進而揭示如上所示(以紅色圈出)的邊角案例(corner case)。
(圖片來源:Lam Research)

需進一步檢視的五個最重要因素為:

  • 閘極介電質厚度(最重要的參數);
  • 控制閘極字元線蝕刻和間隔層厚度的交叉項(cross-term);
  • 心軸(mandrel)蝕刻深度和閘極厚度的交叉項;
  • 間隔層氧化物厚度和拋光深度的交叉項;
  • 閘極介電質厚度和間隔層厚度的交叉項。

線性迴歸圖中的高確定係數(r2)值為0.97882,意味著該模型與數據的擬合良好。 閘極氧化物厚度與Vth的關係圖顯示出很強的相關性,而心軸間隔層厚度與Vth的關係圖則不相關,因此可以從考慮中刪除,以作為重要輸入因素的候選。

DOE結果還有助於確定邊角案例,例如超出規格下限(LSL)至規格上限(USL)範圍的Vth,以便工程師可以仔細檢查,並找出與其相關的製程條件。

製程最佳化

為了對最佳化採取不同的作法,我們可以把電氣特性作為研究目標,以電氣標的作為製程步驟最佳化的目標。每個製程步驟參數都能被變更,以找出可滿足電氣效能的條件。

根據使用的機台設備,可在軟體中為每種蝕刻行為定義允許範圍。因此,每種蝕刻行為能以像是材料蝕刻選擇性、橫向比、聚合度/錐度、濺射和離子通量(ion flux)分佈等參數來定義。利用從DOE確定的重要輸入因素,輸入電氣效能目標。

SEMulator3D使用直接最佳化來決定用於WL蝕刻的最合適蝕刻步驟行為製程參數,進而滿足那些電氣目標。校正過的製程建議包括諸如氧化物、矽晶和氮化物的比例、氧化物和矽晶錐度、選擇性,以及側壁角度等參數。

藉由這些結果,可以在製程研究時先驗證電氣效能是否滿足,或是電氣效能者無法達到預定的範圍。

虛擬處理節省時間與成本

由於製程假設是在開發的早期階段,甚至在硬體建置之前設定的,因此虛擬處理有助於驗證這些假設,無需耗費操作實際晶圓所需的時間和成本。本文的DRAM案例研究顯示,透過在虛擬環境中執行大量的DOE和製程變異研究,能夠免除不必要的DOE運作時間和成本,並能夠快速實現效能和良率目標,進而加速產品的上市時程。

本文同步刊登於《電子工程專輯》雜誌2020年3月號